半导体器件制造技术

本发明专利技术提供一种半导体器件，其包括：具有主面的半导体层；第一导电型的阱区，其形成在所述半导体层的所述主面的表层部；第一导电型的第一杂质区域，其形成在所述阱区的表层部，且具有内壁部；和第二导电型的环状的第二杂质区域，其以与所述阱区之间形成pn结部的方式，在比所述内壁部靠内侧的位置形成在所述阱区的表层部。的表层部。的表层部。

【技术实现步骤摘要】
【国外来华专利技术】半导体器件


[0001]本专利技术涉及半导体器件。

技术介绍

[0002]下述专利文献1中，公开有一种保护电路，其为了从静电放电(ESD：Electrostatic Discharge)中保护构成集成电路(IC：Integrated Circuit)的晶体管或电容器等的电路元件，而具有二极管。
[0003]现有技术文献
[0004]专利文献
[0005]专利文献1：日本特开2017
‑
73594号公报。

技术实现思路

[0006]专利技术要解决的问题
[0007]在用于保护电路的二极管中，要求降低静电电容。因此，也可以考虑通过使二极管小型化来降低静电电容的方法，但是如果这样，则ESD耐性有可能降低。
[0008]因此，本专利技术的一个目的在于，提供能够降低静电电容并且能够抑制ESD耐量的降低的半导体器件。
[0009]用于解决问题的技术手段
[0010]本专利技术的半导体器件，其包括：具有主面的半导体层；第一导电型的阱区，其形成在所述半导体层的所述主面的表层部；第一导电型的第一杂质区域，其形成在所述阱区的表层部，且具有内壁部；和第二导电型的环状的第二杂质区域，其以与所述阱区之间形成pn结部的方式，在比所述内壁部靠内侧的位置形成在所述阱区的表层部。
[0011]依据该结构，由于阱区与第二杂质区域形成pn结部，因此在第二杂质区域与阱区的界面附近能够积蓄电荷。依据上述结构，第二杂质区域为环状。因此，与不同于上述结构的俯视时的第二杂质区域的形状不是环状而是例如圆形形状的结构相比较，能够减少第二杂质区域与阱区的界面的面积。因此，能够降低静电电容。
[0012]ESD电流在第二杂质区域中靠近第一杂质区域的部分是主导性的。详细而言，在第二杂质区域中与第一杂质区域远离的部分对ESD电流能力起到的贡献，比第二杂质区域中与第一杂质区域靠近的部分对ESD电流能力起到的贡献小得多。
[0013]因此，如果第二杂质区域为环状，则能够确保与在俯视时的第二杂质区域的形状为圆形形状的结构同等的ESD电流能力。因此，能够抑制ESD电流能力的降低。换言之，能够抑制ESD耐性的降低。
[0014]像这样，如果第二杂质区域为环状，则能够抑制ESD耐量的降低，并且能够降低静电电容。
[0015]本专利技术的上述的或者进一步的其他目的、特征和效果，参照附图在以下所述的实施方式的说明能够更加明确。
附图说明
[0016]图1是本专利技术的一个实施方式的半导体器件的俯视图。
[0017]图2是半导体器件所具有的保护元件及其周边的俯视图。
[0018]图3是沿着图2所示的III
‑
III线的剖视图。
[0019]图4是图3所示的IV区域的放大图。
[0020]图5是图2所示的V区域的放大图。
[0021]图6是沿着图2所示的VI
‑
VI线的剖视图。
[0022]图7是图6所示的VII区域的放大图。
[0023]图8是图2所示的VIII区域的放大图。
[0024]图9是图1所示的半导体器件的电路的示意图。
[0025]图10A是用于说明在上述保护元件所具有的第一二极管中积蓄有电荷的状态的示意图。
[0026]图10B是用于说明ESD电流在上述第一二极管中流通的状态的示意图。
[0027]图11A是用于说明在上述保护元件所具有的第二二极管中积蓄有电荷的状态的示意图。
[0028]图11B是用于说明ESD电流在上述第二二极管中流通的状态的示意图。
[0029]图12是第一变形例的二极管的俯视图。
[0030]图13是第二变形例的二极管的俯视图。
[0031]图14是第三变形例的二极管的俯视图。
[0032]图15是第四变形例的二极管的俯视图。
[0033]图16A是用于说明在第一参考例的二极管中积蓄有电荷的状态的示意图。
[0034]图16B是用于说明ESD电流在第一参考例的二极管中流通的状态的示意图。
[0035]图17A是用于说明在第二参考例的二极管中积蓄有电荷的状态的示意图。
[0036]图17B是用于说明ESD电流在第二参考例的二极管中流通的状态的示意图。
具体实施方式
[0037]图1是作为本专利技术的一个实施方式的半导体器件的IC芯片1的俯视图。IC芯片1具有大致立方体形状。IC芯片1包括：从外部输入或者输出信号的多个输入输出配线2；与多个输入输出配线2电连接的作为被保护元件的内部电路3；从例如基于ESD的过电压中保护内部电路3的多个保护元件4。此外，保护元件4在该实施方式中，主要用于从输入到输入输出配线2的ESD中保护内部电路3的元件，因此，例如也可以称为ESD保护元件。
[0038]IC芯片1还包括：被施加第一电源电压(例如5V)的第一电源配线5；被施加第二电源电压(例如基准电压)的第二电源配线6；与多个配线(多个输入输出配线2、第一电源配线5和第二电源配线6)分别连接的多个焊盘。
[0039]图1中，为了说明的方便，用实线图示了输入输出配线2、第一电源配线5和第二电源配线6，但并不意味着这些部件出现在IC芯片1的表面。
[0040]多个焊盘包括：与多个输入输出配线2分别电连接的多个输入输出焊盘7；与第一电源配线5电连接的第一电源焊盘8；和与第二电源配线6电连接的第二电源焊盘9。在各焊盘(各输入输出焊盘7、第一电源焊盘8和第二电源焊盘9)连接有键合导线等的连接部件(未
图示)。
[0041]第一电源配线5包括：在俯视时以包围内部电路3的方式大致环状地延伸的第一环状电源配线5A；以及与第一环状电源配线5A、第一电源焊盘8和内部电路3电连接的第一连接配线5B。
[0042]第二电源配线6包括：在俯视时在比第一电源配线5靠外侧以包围内部电路3的方式大致环状地延伸的第二环状电源配线6A；以及与第二环状电源配线6A、第二电源焊盘9和内部电路3电连接的第二连接配线6B。
[0043]各保护元件4在俯视时，配置在与第一电源配线5的第一环状电源配线5A和第二电源配线6的第二环状电源配线6A重叠的位置。各保护元件4包括：与第一电源配线5和输入输出配线2电连接的多个第一保护元件4A；以及与第二电源配线6和输入输出配线2电连接的第二保护元件4B。各保护元件4中，第一保护元件4A在俯视时配置在与第一电源配线5的第一环状电源配线5A重叠的位置，第二保护元件4B在俯视时配置在与第二电源配线6的第二环状电源配线6A重叠的位置。
[0044]IC芯片1还包括静电电容比保护元件4大的大容量保护元件95。大容量保护元件95例如由NMOS(Negative
‑
channel Metal Oxide Semiconductor：负沟道金属氧化物半导体)型的晶体管和二极管构成。
[0045]在该实施方式中，大容量保护本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种半导体器件，其特征在于，包括：具有主面的半导体层；第一导电型的阱区，其形成在所述半导体层的所述主面的表层部；第一导电型的第一杂质区域，其形成在所述阱区的表层部，且具有内壁部；和第二导电型的环状的第二杂质区域，其以与所述阱区之间形成pn结部的方式，在比所述内壁部靠内侧的位置形成在所述阱区的表层部。2.如权利要求1所述的半导体器件，其特征在于：所述第二杂质区域具有：与所述内壁部相对的外侧壁；与所述阱区接触的内侧壁；以及连结所述外侧壁和所述内侧壁的底侧壁。3.如权利要求2所述的半导体器件，其特征在于：所述第一杂质区域具有与所述内壁部连结且与所述阱区接触的底壁部，所述第一杂质区域的所述底壁部比所述第二杂质区域的所述底侧壁更加位于所述半导体层的所述主面侧。4.如权利要求2或3所述的半导体器件，其特征在于：还包括位于所述第一杂质区域与所述第二杂质区域之间且与所述外侧壁接触的中间绝缘层。5.如权利要求2～4中任一项所述的半导体器件，其特征在于：还包括位于所述第二杂质区域的内侧且与所述内侧壁接触的内侧绝缘层。6.如权利要求1～5中任一项所述的半导体器件，其特征在于：所述第二杂质区域的厚度比在俯视时的所述第二杂质区域的宽度小。7.如权利要求1～6中任一项所述的半导体器件，其特征在于：所述第二杂质区域在俯视时为圆环状。8.如权利要求1～5中任一项所述的半导体器件，其特征在于：所述第二杂质区域在俯视时为多边环状。9.如权利要求8所述的半导体器...

【专利技术属性】
技术研发人员：吉村贤一，
申请(专利权)人：罗姆股份有限公司，
类型：发明
国别省市：