粗粒度可重构阵列三维集成电路的容错芯片叠层结构、控制方法及三维集成电路技术

本发明专利技术公开了一种粗粒度可重构阵列三维集成电路的容错芯片叠层结构、控制方法及三维集成电路。所述容错芯片叠层结构包括若干个PE块，PE块中包含工作PE单元和冗余PE单元，每个PE块根据工作PE单元的规模决定配备的冗余PE单元数量；输入信号通过多路选择器连接到工作PE单元和冗余PE单元，PE单元的输出连接到多路选择器，通过多路选择器输出信号。所述结构能够将失效工作PE单元的信号路由至冗余PE单元上，从而保证芯片的正常工作，大大提高了粗粒度可重构阵列三维集成电路的良率，降低其制造成本，提高其可靠性。提高其可靠性。提高其可靠性。

【技术实现步骤摘要】
粗粒度可重构阵列三维集成电路的容错芯片叠层结构、控制方法及三维集成电路


[0001]本专利技术涉及半导体芯片
，尤其涉及一种粗粒度可重构阵列三维集成电路的容错芯片叠层结构、控制方法及其三维集成电路。

技术介绍

[0002]粗粒度可重构阵列集成电路具有比专用集成电路更高的灵活性，常用于计算密集型的应用。在后摩尔时代，半导体集成电路受到晶体管尺寸、成本效益等方面的限制，为突破这些限制，三维集成电路（3D IC）技术应运而生。粗粒度可重构阵列集成电路采用三维集成电路技术，通过将小规模电路通过芯片堆叠集成为大规模粗粒度可重构电路，相比采用专用集成电路技术设计的粗粒度可重构阵列集成电路而言，采用3D IC技术的粗粒度可重构阵列集成电路面积更小、成本更低。
[0003]粗粒度可重构阵列三维集成电路（3D IC）通过硅通孔（Through Silicon Via，TSV）将多层处理单元（Process Element，PE）堆叠集成，垂直分布在堆叠层间的硅通孔代替了二维集成电路的长互连线，使得不同叠层的PE间互连线长度大大缩短，从而降低3D IC的延迟、功耗，提高3D IC的性能。图1给出了粗粒度可重构阵列三维集成电路的示例，示例中芯片包含第一芯片叠层和第二芯片叠层，实际设计中芯片可能包含2个或者更多的芯片叠层。第一芯片叠层与第二芯片叠层间配置了多个硅通孔结构用于PE单元间的数据交互。
[0004]但是，在粗粒度可重构阵列3D IC制造和使用过程中，可能会造成部分PE的缺陷或故障，且带有缺陷的PE在芯片使用过程中极有可能会快速失效，如果没有相应的容错结构和方法，那么部分PE的失效将导致整个粗粒度可重构阵列3D IC的失效。

技术实现思路

[0005]本专利技术所要解决的技术问题是如何提供一种能够提高粗粒度可重构阵列三维集成电路的良率和可靠性，降低三维集成电路的制造成本的容错芯片叠层结构。
[0006]为解决上述技术问题，本专利技术所采取的技术方案是：一种粗粒度可重构阵列三维集成电路的容错芯片叠层结构，包括：PE块、输入控制多路选择器、输出控制多路选择器以及容错控制模块，所述PE块包括若干个工作PE单元和若干个冗余PE单元，输入控制多路选择器的输入端口连接输入信号，输入控制多路选择器的选择信号输入端口与所述容错控制模块的选择信号输出端连接，输入控制多路选择器的输出端口与工作PE单元和冗余PE单元的输入端连接；输出控制多路选择器的输入端口与工作PE单元和冗余PE单元的输出端连接，所述输出控制多路选择器的选择信号输入端口与容错控制模块的选择信号输出端连接，输出控制多路选择器的输出端连接TSV；所述容错控制模块通过控制所述输入控制多路选择器以及输出控制多路选择器，使得失效的工作PE单元被冗余PE单元替换。
[0007]进一步的技术方案在于：所述输入控制多路选择器用于路由工作或冗余PE单元的输入信号，输入端口连接工作PE单元的输入信号，选择信号端口连接容错控制模块的选择信号输出端口，输出端口连接对应的工作或冗余PE单元的输入端口；通过容错控制模块控制输入控制多路选择器的选择信号来控制输入信号的传输路径，断开失效工作PE单元与输入信号的连接，并将该输入信号路由至冗余PE单元。
[0008]所述输出控制多路选择器用于路由工作或冗余PE单元的输出信号，输入端口连接工作或冗余PE单元的输出端口，选择信号端口连接容错控制模块的选择信号输出端口，输出端口连接对应的TSV；通过容错控制模块控制输出控制多路选择器的选择信号来控制输出信号的传输路径，断开失效PE单元输出端口与输出信号的连接，并将冗余PE单元的输出端口与输出信号相连接。
[0009]进一步的技术方案在于：所述容错控制模块包括非易失存储单元，失效PE单元检测模块，输入输出容错模块；所述失效PE单元检测模块用于失效工作PE单元的检测和标记，包括PE单元输入信号输入端口、PE单元输出信号输入端口、地址端口（ADDR）、数据端口（DATA）和读写使能端口（WR）；PE单元输入信号输入端口与所述PE单元输入信号连接，PE单元输出信号输入端口与所述PE单元输出信号连接，地址端口、数据端口以及读写使能端口分别与非易失存储单元的地址端口、数据端口以及读写使能端口相连接；所述失效PE单元检测模块通过检测工作PE单元的输入信号和输出信号，判定该工作PE单元是否为失效PE单元，若该工作PE单元输入信号后并没有输出信号，则判定该工作PE单元已失效，并将该工作PE单元的失效信息写入非易失存储模块中的对应比特位，即将对应比特位写为0；所述非易失存储单元用于存储工作PE单元的状态，包括数据端口、地址端口和读写使能端口，与输入输出容错模块以及失效PE单元检测模块相连接；1比特位记录一个工作PE单元的状态信息，该比特位为1表示该工作PE单元正常，为0表示该工作PE单元已失效；所述容错控制模块根据非易失存储单元存储的工作PE单元状态信息来识别失效的工作PE单元，并通过产生对应多路选择器的选择信号，断开连接到失效工作PE单元的信号，并将断开的信号连接到冗余PE单元；所述输入输出容错模块包括选择信号输出端口、地址端口、数据端口和读写使能端口，选择信号输出端口与输入控制多路选择器以及输出控制多路选择器相的选择信号输入端口相连接，地址端口、数据端口、读写使能端口分别与非易失存储单元的地址端口、数据端口以及读写使能端口相连接；输入输出容错模块基于非易失存储单元存储的工作PE单元状态信息来控制信号的传输路径，即断开连接到失效工作PE单元的信号，并将断开的信号连接到冗余PE单元。
[0010]进一步的技术方案在于：所述输入输出容错模块包括PE状态信息读取单元、判决单元和输出单元，PE状态信息读取单元与判决单元双向连接，PE状态信息读取单元与非易失存储单元的地址端口（ADDR）、数据端口（DATA）和读写使能端口（WR）连接，判决单元与输出单元双向连接，输出单元与输入控制多路选择器以及输出控制多路选择器连接；PE状态信息读取单元实时读取非易失存储单元中存储的工作PE单元状态信息，判决单元根据PE状态信息读取单元读取的工作PE状态信息识别失效的工作PE单元，输出单元根据判决单元识别的失效工作PE单元产生多路选择器的选择信号并输出到多路选择器，然后多路选择器将失效的工作PE单元连接的输入输出信号路由至冗余PE单元，以达到容错失效PE单元的目
的。
[0011]进一步的技术方案在于：所述叠层结构包括三个PE块，每个所述PE块包括三个工作PE单元和一个冗余PE单元，冗余PE单元放置在PE块的前侧或后侧，每个PE块中，输入信号IN_1连接二路选择器MUX1的2号端口以及二路选择器MUX2的1号端口，输入信号IN_2连接二路选择器MUX2的1号端口以及二路选择器MUX3的1号端口，输入信号IN_3连接二路选择器MUX3的2号端口以及二路选择器MUX4的1号端口；二路选择器MUX1的输出端口连接工作PE1单元的输入端口，二路选择器MUX2的输出端口连接工作PE2单元的输入端口，二路选择器MUX3的输出端口连接本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种粗粒度可重构阵列三维集成电路的容错芯片叠层结构，其特征在于包括：PE块、输入控制多路选择器、输出控制多路选择器以及容错控制模块，所述PE块包括若干个工作PE单元和若干个冗余PE单元，输入控制多路选择器的输入端口连接输入信号，输入控制多路选择器的选择信号输入端口与所述容错控制模块的选择信号输出端连接，输入控制多路选择器的输出端口与工作PE单元和冗余PE单元的输入端连接；输出控制多路选择器的输入端口与工作PE单元和冗余PE单元的输出端连接，所述输出控制多路选择器的选择信号输入端口与容错控制模块的选择信号输出端连接，输出控制多路选择器的输出端连接TSV；所述容错控制模块通过控制所述输入控制多路选择器以及输出控制多路选择器，使得失效的工作PE单元被冗余PE单元替换。2.如权利要求1所述的粗粒度可重构阵列三维集成电路的容错芯片叠层结构，其特征在于：所述输入控制多路选择器用于路由工作或冗余PE单元的输入信号，输入端口连接工作PE单元的输入信号，选择信号端口连接容错控制模块的选择信号输出端口，输出端口连接对应的工作或冗余PE单元的输入端口；通过容错控制模块控制输入控制多路选择器的选择信号来控制输入信号的传输路径，断开失效工作PE单元与输入信号的连接，并将该输入信号路由至冗余PE单元；所述输出控制多路选择器用于路由工作或冗余PE单元的输出信号，输入端口连接工作或冗余PE单元的输出端口，选择信号端口连接容错控制模块的选择信号输出端口，输出端口连接对应的TSV；通过容错控制模块控制输出控制多路选择器的选择信号来控制输出信号的传输路径，断开失效PE单元输出端口与输出信号的连接，并将冗余PE单元的输出端口与输出信号相连接。3.如权利要求1所述的粗粒度可重构阵列三维集成电路的容错芯片叠层结构，其特征在于：所述容错控制模块包括非易失存储单元，失效PE单元检测模块，输入输出容错模块；所述失效PE单元检测模块用于失效工作PE单元的检测和标记，包括PE单元输入信号输入端口、PE单元输出信号输入端口、地址端口（ADDR）、数据端口（DATA）和读写使能端口（WR）；PE单元输入信号输入端口与所述PE单元输入信号连接，PE单元输出信号输入端口与所述PE单元输出信号连接，地址端口、数据端口以及读写使能端口分别与非易失存储单元的地址端口、数据端口以及读写使能端口相连接；所述失效PE单元检测模块通过检测工作PE单元的输入信号和输出信号，判定该工作PE单元是否为失效PE单元，若该工作PE单元输入信号后并没有输出信号，则判定该工作PE单元已失效，并将该工作PE单元的失效信息写入非易失存储模块中的对应比特位，即将对应比特位写为0；所述非易失存储单元用于存储工作PE单元的状态，包括数据端口、地址端口和读写使能端口，与输入输出容错模块以及失效PE单元检测模块相连接；1比特位记录一个工作PE单元的状态信息，该比特位为1表示该工作PE单元正常，为0表示该工作PE单元已失效；所述容错控制模块根据非易失存储单元存储的工作PE单元状态信息来识别失效的工作PE单元，并通过产生对应多路选择器的选择信号，断开连接到失效工作PE单元的信号，并将断开的信号连接到冗余PE单元；
所述输入输出容错模块包括选择信号输出端口、地址端口、数据端口和读写使能端口，选择信号输出端口与输入控制多路选择器以及输出控制多路选择器相的选择信号输入端口相连接，地址端口、数据端口、读写使能端口分别与非易失存储单元的地址端口、数据端口以及读写使能端口相连接；输入输出容错模块基于非易失存储单元存储的工作PE单元状态信息来控制信号的传输路径，即断开连接到失效工作PE单元的信号，并将断开的信号连接到冗余PE单元。4.如权利要求3所述的粗粒度可重构阵列三维集成电路的容错芯片叠层结构，其特征在于：所述输入输出容错模块包括PE状态信息读取单元、判决单元和输出单元，PE状态信息读取单元与判决单元双向连接，PE状态信息读取单元与非易失存储单元的地址端口（ADDR）、数据端口（DATA）和读写使能端口（WR）连接，判决单元与输出单元双向连接，输出单元与输入控制多路选择器以及输出控制多路选择器连接；PE状态信息读取单元实时读取非易失存储单元中存储的工作PE单元状态信息，判决单元根据PE状态信息读取单元读取的工作PE状态信息识别失效的工作PE单元，输出单元根据判决单元识别的失效工作PE单元产生多路选择器的选择信号并输出到多路选择器，然后多路选择器将失效的工作PE单元连接的输入输出信号路由至冗余PE单元，以达到容错失效PE单元的目的。5.如权利要求1所述的粗粒度可重构阵列三维集成电路的容错芯片叠层结构，其特征在于：所述叠层结构包括三个PE块，每个所述PE块包括三个工作PE单元和一个冗余PE单元，冗余PE单元放置在PE块的前侧或后侧，每个PE块中，输入信号IN_1连接二路选择器MUX1的2号端口以及二路选择器MUX2的1号端口，输入信号IN_2连接二路选择器MUX2的1号端口以及二路选择器MUX3的1号端口，输入信号IN_3连接二路选择器MUX3的2号端口以及二路选择器MUX4的1号端口；二路选择器MUX1的输出端口连接工作PE1单元的输入端口，二路选择器MUX2的输出端口连接工作PE2单元的输入端口，二路选择器MUX3的输出端口连接工作PE3单元的输入端口，二路选择器MUX4的输出端口连接冗余R_PE1单元的输入端口；工作PE1单元的输出端口连接二路选择器MUX5的1号端口，工作PE2单元的输出端口连接二路选择器MUX5的2号端口和二路选择器MUX6的1号端口，工作PE3单元的输出端口连接二路选择器MUX6的2号端口和二路选择器MUX7的1号端口，冗余R_PE1单元的输出端口连接二路选择器MUX7的2号端口；二路选择器MUX5的...

【专利技术属性】
技术研发人员：王康，范建华，王观武，陈桂林，胡敏慧，胡永扬，
申请(专利权)人：中国人民解放军国防科技大学，
类型：发明
国别省市：