一种低复杂度内存内置自测试电路制造技术

本发明专利技术公开了一种低复杂度内存内置自测试电路，属于内存可测试性设计领域。通过地址生成器、控制器、内存以及比较器的连接，根据控制器送来的读写控制信号以及需要读写的数据可预知内存的读写结果，控制器将数据与内存的输出信号进行对比，再结合控制器中使用改进型的低复杂度算法能够在保证故障覆盖率不变的情况下，降低算法的复杂度，保证故障覆盖率的前提下，对内存进行充分的测试，所使用的算法能够提供低复杂度，降低功耗，用以满足测试芯片内存的内置自检。片内存的内置自检。片内存的内置自检。

【技术实现步骤摘要】
一种低复杂度内存内置自测试电路


[0001]本专利技术涉及内存可测试性设计领域，具体为一种低复杂度内存内置自测试电路。

技术介绍

[0002]随着芯片产业的发展，芯片种类越来越丰富了。许多芯片设计公司都有芯片测试的需求，这将促使芯片测试行业有较高的关注度，芯片测试在整个芯片生产流程中占据重要位置，在芯片设计和制造过程中间的位置，随着芯片产业的不断更新换代，高性能的内存已经成为存储器发展的主流，然而随着内存颗粒容量的增大，单元密度增加，生产制造工艺越来越复杂，生产出的内存产品良率明显下降。
[0003]内存内置自检是测试芯片内存的关键，它的效率取决于它的故障覆盖率和所用算法的复杂性，该算法定义了要应用于被测存储器的每个单元的测试序列，与传统的MBIST相比，本电路在保证故障覆盖率不变的情况下，降低了算法的复杂度，保证故障覆盖率的前提下，对内存进行充分的测试，所使用的算法能够提供低复杂度，降低功耗。
[0004]因此，人们需要一种低复杂度内存内置自测试电路进行芯片内存测试。

技术实现思路

[0005]本专利技术的目的在于提供一种低复杂度内存内置自测试电路，以解决上述
技术介绍
中提出的问题。
[0006]为了解决上述技术问题，本专利技术提供如下技术方案：
[0007]一种低复杂度内存内置自测试电路，包括：地址生成器、控制器、内存以及比较器；
[0008]所述地址生成器用于地址生成，使用的算法通过使用线性反馈移位寄存器按特定的顺序递增或递减生成所有地址，生成一个伪随机数序列，通过引脚输出至内存模块，用作被测内存的地址；
[0009]所述控制器输入信号为测试启动激励、时钟信号和复位信号，提供线性反馈移位寄存器的复位信号、地址更新控制信号以及升序降序选择信号，给内存读写信号以及读写的数据；
[0010]所述内存是要测试故障的部分，主要是嵌入式存储器，如RAM和高速缓存，通过引脚接收来自地址生成器和控制器的输出信号；
[0011]所述比较器接收到来自控制器和内存的信号进行对比，并输出比对结果。
[0012]所述地址生成器的输出端与所述RAM输入端相连接；所述控制器的输出端与所述地址生成器相连接；所述控制器输出端与所述内存的输入端相连接；所述比较器的输入端与所述控制器的输出端以及所述内存的输出端相连接。
[0013]根据上述技术方案，执行信号生成主要为：在适当方向上执行地址生成；执行存储器读/写操作；生成要写入存储器的读写的数据；使用比较器比较读写的数据，控制器通过引脚将控制信号输出至地址生成器。
[0014]根据上述技术方案，比较器根据接收到来自控制器和内存的信号逐周期比较，从
存储器中特定位置写入和读取的数据，其中，写入读写的数据由控制器生成。在存储器写入周期期间，控制器根据算法提供所需的读写的数据，并且在存储器读取周期期间，从存储器读取数据。在前一个写入周期期间将读取数据与写入数据进行比较。如果来自特定位置的前一个写入周期中的写入数据和来自相同位置的读取数据不匹配，则比较器输出变高，表明写入的数据与从特定位置读取的数据不匹配。
[0015]根据上述技术方案，所述控制器中使用改进型的低复杂度算法。它的复杂度比最初的March_SR算法低1N，通过移除被识别为冗余的读取操作来检测预期故障，本算法由以下测试序列组成：下测试序列组成：它总共有13次测试操作，因此其复杂性等于13N，本算法的测试序列描述如下：
[0016]g.在每个单元所有地址都写入0；
[0017]h.对内存地址进行升序排列，从具有最小内存地址的单元开始，将每个单元写入1、读取并重写为0；
[0018]i.每个单元按升序地址顺序连续读取两次；
[0019]j.每个单元按地址升序写入1；
[0020]k.对内存地址进行降序排列，从具有最大内存地址的单元开始，每个单元被读取、写入0、重读和重写为1；
[0021]每个单元按地址降序连续读取两次。
[0022]根据上述技术方案，一种低复杂度内存内置自测试电路包括以下步骤：
[0023]步骤一：外部发送测试激励至MBIST电路，启动测试；
[0024]步骤二：电路中的控制器产生移位寄存器控制信号以及升序降序请求到地址生成器；
[0025]步骤三：地址生成器按要求产生升序或降序的地址输出至控制器和内存；
[0026]步骤四：控制器依据算法发送读写命令、数据至内存和比较器；
[0027]步骤五：内存收到地址、读写信号、数据后进行数据的读写，并读出写入数据输出至比较器；
[0028]步骤六：比较器根据控制器和内存的输出，将结果进行比对，最终输出测试结果；
[0029]步骤七：结束测试。
[0030]与现有技术相比，本专利技术所达到的有益效果是：
[0031]控制器中使用改进型的低复杂度算法，它的复杂度比最初的March_SR算法低1N，通过移除被识别为冗余的读取操作来检测预期故障本算法定义了要应用于被测存储器的每个单元的测试序列，与传统的MBIST相比，本电路在保证故障覆盖率的前提下，对内存进行充分的测试，所使用的算法能够提供低复杂度，降低功耗。
附图说明
[0032]附图用来提供对本专利技术的进一步理解，并且构成说明书的一部分，与本专利技术的实施例一起用于解释本专利技术，并不构成对本专利技术的限制。在附图中：
[0033]图1是本专利技术一种低复杂度内存内置自测试电路的电路系统框图；
[0034]图2是本专利技术一种低复杂度内存内置自测试电路的测试步骤示意图。
具体实施方式
[0035]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0036]实施例一：
[0037]结合附图一中的一种低复杂度内存内置自测试电路的电路系统框图，本专利技术包括：
[0038]地址生成器：用于测试内存所用地址的生成，技术中使用的算法通过使用线性反馈移位寄存器按特定的顺序递增或递减的方式生成所有地址，生成一个伪随机数序列，用作被测存储器的地址。
[0039]控制器执行信号生成：包括在适当方向上执行地址生成，执行存储器读/写操作，生成要写入存储器的数据以及使用比较器比较数据。
[0040]内存：这是要测试故障的部分，主要是嵌入式存储器，如RAM和高速缓存。
[0041]比较器：逐周期比较从存储器中特定位置写入和读取的数据，其中，写入数据由控制器生成。
[0042]在存储器写入周期期间，控制器根据算法提供所需的数据，并且在存储器读取周期期间，从存储器读取数据。比较器在前一个写入周期期间将读取数据与写入数据进行比较。如果来自特定位置的前一个写入周期中的写入数据和来自相同位置的读取本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种低复杂度内存内置自测试电路，其特征在于，所述自测试电路包括：地址生成器、控制器、内存以及比较器；所述地址生成器将接收的地址用作被测RAM的地址；所述控制器输入信号为测试启动激励、时钟信号和复位信号，提供线性反馈移位寄存器的复位信号、地址更新控制信号以及升序降序选择信号，所述控制器给内存读写信号以及读写的数据；所述内存通过引脚接收来自地址生成器和控制器的输出信号；所述比较器接收到的来自控制器和内存的信号进行对比，并输出比对结果。所述地址生成器的输出端与所述RAM输入端相连接；所述控制器的输出端与所述地址生成器的输入端相连接；所述控制器输出端与所述内存的输入端相连接；所述比较器的输入端与所述控制器的输出端以及所述内存的输出端相连接。2.根据权利要求1所述的一种低复杂度内存内置自测试电路，其特征在于：所述比较器的输入端连接时钟信号以及控制器和内存的输出端，根据控制器送来的读写控制信号以及需要读写的数据预知内存的读写结果，此时控制器将读写的数据与内存的输出信号进行对比，若读写的数据和内存输出信号输出比对结果一致，则说明内存读写正常；若读写的数据和内存输出信号比对结果不一致，则说明内存读写出现故障，将结果记录，测试流程结束后，若比对结果均一致，则测试成功，内存正常；反之，测试失败，内存报故障，最后输出比对结果。3.根据权利...

【专利技术属性】
技术研发人员：杨俊伟，舒海军，
申请(专利权)人：海速芯杭州科技有限公司深圳海速芯业科技有限公司无锡市海速芯业电子科技有限公司，
类型：发明
国别省市：