一种低时钟抖动的分数锁相环制造技术

本申请公开了一种低时钟抖动的分数锁相环，涉及分数锁相环技术领域，该分数锁相环中设置流水线转换器对分频时钟信号以相位镜像的方式进行复制并以流水线输出机制输出多路反馈信号分别提供给多路鉴频鉴相器，每一路鉴频鉴相器和电荷泵独立鉴别输入的参考时钟和反馈信号的瞬时相位差，且彼此呈流水线操作方式，错开一个时钟周期进行鉴频鉴相，使得多个瞬时分频比产生的瞬时相位差经过电路转换，可以有效地降低同一时间内因瞬时相位差产生的压控电压波动，从而可以在不改变参考时钟和环路参数的情况下，降低压控电压的波动幅度，减小分数锁相环的抖动，可以满足输出时钟频率分辨率高且输出时钟抖动低的应用场景。辨率高且输出时钟抖动低的应用场景。辨率高且输出时钟抖动低的应用场景。

【技术实现步骤摘要】
一种低时钟抖动的分数锁相环


[0001]本申请涉及分数锁相环领域，尤其是一种低时钟抖动的分数锁相环。

技术介绍

[0002]电荷泵锁相环是目前实现频率合成器的一种成熟且广泛的方法，其电路包括依次串联的鉴频鉴相器、电荷泵、环路滤波器和压控振荡器，鉴频鉴相器的一个输入获取参考频率，压控振荡器的输出频率通过分频器返回给鉴频鉴相器的另一个输入。根据分频器的不同，电荷泵锁相环又可以分为整数锁相环和分数锁相环，整数锁相环的输出频率只能是参考频率的整数倍，存在本身固有的缺陷，难以满足现代通信系统对频率转换速度、精度以及噪声等越来越高的指标要求。而分数锁相环因为输出频率可以为参考频率的小数倍，很好地解决了信道间隔与参考频率之间的矛盾，又具有频率切换速度快、精度高、噪声小的优点，得到了越来越多的关注。
[0003]分数锁相环所使用的小数分频器为可编程分频器，利用外部的控制逻辑可以根据分频比的要求对小数分频器的分频模式进行自动切换，使得在平均上达到小数分频的目的。然而这种分频模式的切换会给频率合成器引入一个严重的问题，即在输出的频谱中出现小数杂散的产生主要来源于瞬时相位误差，随时间变化的相位误差经过鉴频鉴相器、电荷泵和环路滤波器之后在压控振荡器的电压控制端产生一个周期扰动，从而在最终的输出频谱上产生小数杂散，小数杂散的产生成为制约分数锁相环应用的主要问题。

技术实现思路

[0004]本申请人针对上述问题及技术需求，提出了一种低时钟抖动的分数锁相环，本申请的技术方案如下：
[0005]一种低时钟抖动的分数锁相环，该分数锁相环包括K个鉴频鉴相器、K个电荷泵、环路滤波器、压控振荡器、分数分频器和流水线转换器，K≥3，分数分频器基于Δ
‑
Σ调制器设计；
[0006]分数分频器对压控振荡器输出的振荡时钟Fvco进行分数分频产生分频时钟信号Dout；
[0007]流水线转换器对分数分频器的分频时钟信号Dout以相位镜像的方式进行复制并以流水线输出机制输出K路反馈信号，输出的K路反馈信号包括分频时钟信号Dout及其延时得到的信号，K路反馈信号依次延时一个时钟周期；
[0008]流水线转换器输出的K路反馈信号分别输出给K个鉴频鉴相器的一个输入端，所有K个鉴频鉴相器的另一个输入端均获取参考时钟Fref，每个鉴频鉴相器的输出端连接对应的一个电荷泵，所有K个电荷泵的输出端均连接环路滤波器的输入端；
[0009]环路滤波器对所有K个电荷泵的输出电荷进行滤波并产生调谐电压VCTRL提供给压控振荡器，压控振荡器根据调谐电压VCTRL输出振荡时钟Fvco。
[0010]其进一步的技术方案为，流水线转换器包括多个依次级联的输出相位镜像模块，
分频时钟信号Dout输入到第一级的输出相位镜像模块且作为一路反馈信号Fb输出，各级输出相位镜像模块的电路结构相同，对于每一级输出相位镜像模块，输出相位镜像模块对输入的信号Sig进行完全镜像并输出对应的一路反馈信号Fb，输出的脉冲形式的反馈信号Fb镜像输入的信号Sig的上升沿，且反馈信号Fb相比于输入的信号Sig的上升沿延时一个时钟周期。
[0011]其进一步的技术方案为，每级输出相位镜像模块包括相位检测单元和相位延时单元，相位检测单元在输入的信号Sig的一个时钟周期内按照预定充电速度对内部电容进行充电，并在信号Sig的当前的时钟周期结束时输出内部电容达到的峰值电压Vt给相位延时单元，相位延时单元在输入的信号Sig的下一个时钟周期到来时开始按照预定充电速度对内部电容进行充电，直至达到峰值电压Vt时输出脉冲形式的反馈信号Fb。
[0012]其进一步的技术方案为，相位检测单元包括D触发器DFF1、第一相位检测电路、第二相位检测电路和峰值检测电路，第一相位检测电路和第二相位检测电路的电路结构相同且每个相位检测电路中包含电流源和电容；
[0013]D触发器DFF1的时钟端获取输入到当前级输出相位镜像模块的信号Sig，D触发器DFF1的输入端连接反向输出端；第一相位检测电路的输入端连接D触发器DFF1的正向输出端，第二相位检测电路的输入端连接D触发器DFF1的反向输出端，第一相位检测电路的输出端和第二相位检测电路的输出端均连接峰值检测电路；
[0014]在输入的信号Sig为高电平或低电平时，D触发器DFF1触发第一相位检测电路或第二相位检测电路利用内部的电流源按照预定充电速度对内部的电容进行充电；当信号Sig的一个时钟周期结束时，峰值检测电路检测第一相位检测电路或第二相位检测电路的输出得到峰值电压Vt并发送给相位延时单元。
[0015]其进一步的技术方案为，在每个相位检测电路中，电流源Id1的正极连接电源电压VDD，电流源Id1的负极连接PMOS管MP1的源极，PMOS管M1的漏极连接NMOS管MN2的漏极，MN2的源极接地，MP1的栅极和MN2的栅极相连并作为相位检测电路的输入端，MP1的漏极通过电容Cd1接地，MP1的漏极还连接相位检测电路的输出端；
[0016]在输入的信号Sig为高电平或低电平时，D触发器DFF1触发开启第一相位检测电路或第二相位检测电路中的MP1，使得相位检测电路中的电流源Id1对电容Cd1进行充电而使得相位检测电路的输出端的电压升高，在一个时钟周期结束后，峰值检测电路输出的峰值电压Vt＝Tsig*(Id1/Cd1)，其中，Tsig是输入的信号Sig的一个时钟周期的周期时长。
[0017]其进一步的技术方案为，相位延时单元包括比较器CMP1、脉冲生成器和充电电路，充电电路中包括电流源Id2和电容Cd2，比较器CMP1的负输入端连接相位检测单元获取峰值电压Vt，比较器CMP1的负输入端还通过电容Ct接地，充电电路的输出端连接比较器CMP1的正输入端；
[0018]脉冲生成器的输入端连接输出相位镜像模块的输入端以获取输入的信号Sig，脉冲生成器在输入的信号Sig的下一个时钟周期到来时输出触发脉冲，充电电路在触发脉冲的作用下利用内部的电流源Id2按照预定充电速度对电容Cd2进行充电使得充电电路的输出电压Vd3上升，直至充电电路的输出电压Vd3升高达到峰值电压时，比较器CMP1的输出端输出正脉冲形式的反馈信号Fb。
[0019]其进一步的技术方案为，在充电电路中，D触发器DFF2的复位端连接脉冲生成器的
输出端，D触发器DFF2的正向输出端连接NMOS管MN3的栅极，MN3的源极接地，MN3的漏极连接比较器CMP1的正输入端；电流源Id2的正极连接电源电压VDD，电流源Id2的负极连接比较器CMP1的正输入端，比较器CMP1的正输入端还通过电容Cd2接地；
[0020]D触发器DFF2在触发脉冲的作用下复位并通过正向输出端输出低电平以控制MN3关闭，电流源Id2对电容Cd2进行充电，使得比较器CMP1的正输入端的电压升高。
[0021]其进一步的技术方案为，比较器CMP1的输出端还连接D触发器DFF2的时钟端，D触发器DFF2的输入端连接电源电压VDD，当比较器CM本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种低时钟抖动的分数锁相环，其特征在于，所述分数锁相环包括K个鉴频鉴相器、K个电荷泵、环路滤波器、压控振荡器、分数分频器和流水线转换器，K≥3，所述分数分频器基于Δ
‑
Σ调制器设计；所述分数分频器对所述压控振荡器输出的振荡时钟Fvco进行分数分频产生分频时钟信号Dout；所述流水线转换器对所述分数分频器的分频时钟信号Dout以相位镜像的方式进行复制并以流水线输出机制输出K路反馈信号，输出的K路反馈信号包括分频时钟信号Dout及其延时得到的信号，K路反馈信号依次延时一个时钟周期；所述流水线转换器输出的K路反馈信号分别输出给K个鉴频鉴相器的一个输入端，所有K个鉴频鉴相器的另一个输入端均获取参考时钟Fref，每个鉴频鉴相器的输出端连接对应的一个电荷泵，所有K个电荷泵的输出端均连接所述环路滤波器的输入端；所述环路滤波器对所有K个电荷泵的输出电荷进行滤波并产生调谐电压VCTRL提供给所述压控振荡器，所述压控振荡器根据调谐电压VCTRL输出振荡时钟Fvco。2.根据权利要求1所述的分数锁相环，其特征在于，所述流水线转换器包括多个依次级联的输出相位镜像模块，分频时钟信号Dout输入到第一级的输出相位镜像模块且作为一路反馈信号Fb输出，各级输出相位镜像模块的电路结构相同，对于每一级输出相位镜像模块，所述输出相位镜像模块对输入的信号Sig进行完全镜像并输出对应的一路反馈信号Fb，输出的脉冲形式的反馈信号Fb镜像输入的信号Sig的上升沿，且反馈信号Fb相比于输入的信号Sig的上升沿延时一个时钟周期。3.根据权利要求2所述的分数锁相环，其特征在于，每级输出相位镜像模块包括相位检测单元和相位延时单元，所述相位检测单元在输入的信号Sig的一个时钟周期内按照预定充电速度对内部电容进行充电，并在信号Sig的当前的时钟周期结束时输出内部电容达到的峰值电压Vt给所述相位延时单元，所述相位延时单元在输入的信号Sig的下一个时钟周期到来时开始按照所述预定充电速度对内部电容进行充电，直至达到所述峰值电压Vt时输出脉冲形式的反馈信号Fb。4.根据权利要求3所述的分数锁相环，其特征在于，所述相位检测单元包括D触发器DFF1、第一相位检测电路、第二相位检测电路和峰值检测电路，所述第一相位检测电路和所述第二相位检测电路的电路结构相同且每个相位检测电路中包含电流源和电容；D触发器DFF1的时钟端获取输入到当前级输出相位镜像模块的信号Sig，D触发器DFF1的输入端连接反向输出端；所述第一相位检测电路的输入端连接D触发器DFF1的正向输出端，所述第二相位检测电路的输入端连接D触发器DFF1的反向输出端，所述第一相位检测电路的输出端和所述第二相位检测电路的输出端均连接所述峰值检测电路；在输入的信号Sig为高电平或低电平时，D触发器DFF1触发所述第一相位检测电路或所述第二相位检测电路利用内部的电流源按照所述预定充电速度对内部的电容进行充电；当信号Sig的一个时钟周期结束时，所述峰值检测电路检测所述第一相位检测电路或所述第二相位检测电路的输出得到所述峰值电压Vt并发送给所述相位延时单元。5.根据权利要求4所述的分数锁相环，其特征在于，在每个相位检测电路中，电流源Id1的正极连接电源电压VDD，电流源Id1的负极连接PMOS管MP1的源极，PMOS管M1的漏极连接NMOS管MN2的漏极，MN2的源极接地，MP1的栅极和MN2的栅极相连并作为所述相位检测电路
的输入端，MP1的漏极通过电容Cd1接地，MP1的漏极还连接所述相位检测电路的输出端；在输入的信号Sig为高电平或低电平时，D触发器DFF1触发开启所述第一相位检测电路或所述第二相位检测电路中的M...

【专利技术属性】
技术研发人员：陆兆俊，常龙鑫，杨煜，徐玉婷，涂波，
申请(专利权)人：无锡中微亿芯有限公司，
类型：发明
国别省市：