延迟调节方法及装置、锁定指示方法及装置、电子设备制造方法及图纸

一种延迟调节方法及装置、锁定指示方法及装置、电子设备，延迟调节方法应用于分数锁相环中的锁定指示电路，延迟调节方法包括：基于第一配置信息和锁定指示电路中的初始波信号，确定第一时间差，第一配置信息包括分数锁相环中电荷泵的偏移电流量和充放电支路的支路电流值；基于第一时间差和预设时间差，确定延迟时间，延迟时间表征为初始波信号与延迟波信号的波形延迟时间；基于延迟时间控制锁定指示电路中的延迟单元执行延迟操作，得到延迟波信号，其中，锁定指示电路被配置为基于延迟波信号指示分数锁相环的锁定状态。号指示分数锁相环的锁定状态。号指示分数锁相环的锁定状态。

【技术实现步骤摘要】
延迟调节方法及装置、锁定指示方法及装置、电子设备


[0001]本专利技术涉及通信设备
，更具体地，涉及一种延迟调节方法及装置、锁定指示方法及装置、电子设备。

技术介绍

[0002]在分数锁相环系统中，由于电荷泵线性度会影响锁相环系统的噪声水平，且电荷泵输出电流在零点时线性度较差，因此需要增加一电流量可调的偏移电流，将电荷泵输出电流避开零点位置，以提高电荷泵线性度，但是由于偏移电流的引入，会导致分数锁相环系统的锁定指示电路的锁定精度低。

技术实现思路

[0003]有鉴于此，本专利技术实施例提供了一种延迟调节方法及装置、锁定指示方法及装置、电子设备。
[0004]本专利技术的一个方面，提供了一种延迟调节方法，上述延迟调节方法应用于分数锁相环中的锁定指示电路，上述延迟调节方法包括：基于第一配置信息和上述锁定指示电路中的初始波信号，确定第一时间差，上述第一配置信息包括上述分数锁相环中电荷泵的偏移电流量和充放电支路的支路电流值；基于上述第一时间差和预设时间差，确定延迟时间，上述延迟时间表征为上述初始波信号与延迟波信号的波形延迟时间；基于上述延迟时间控制上述锁定指示电路中的延迟单元执行延迟操作，得到上述延迟波信号，其中，上述锁定指示电路被配置为基于上述延迟波信号指示上述分数锁相环的锁定状态。
[0005]根据本专利技术实施例，上述分数锁相环包括鉴频鉴相器，上述鉴频鉴相器基于上述偏移电流量输出带有偏移相位差信息的上述初始波信号至上述锁定指示电路。
[0006]根据本专利技术实施例，上述基于第一配置信息和上述锁定指示电路中的初始波信号，确定第一时间差包括采用如下公式（1）：t
offset
=(I
CPoffset<N1:0>
/I
CPM
)/f
pd
（1）；其中，t
offset
为上述第一时间差，I
CPoffset<N1:0>
为上述偏移电流量，I
CPM
为上述充放电支路的支路电流值，f
pd
为上述初始波信号的频率。
[0007]根据本专利技术实施例，基于上述第一时间差和预设时间差，确定延迟时间包括采用如下公式（2）：ΔT= t
offset
+t
sym =(I
CPoffset<N1:0>
/I
CPM
)/f
pd
+t
sym
（2）；其中，ΔT为延迟时间，t
sym
为上述预设时间差。
[0008]根据本专利技术实施例，上述基于上述延迟时间控制上述锁定指示电路中的延迟单元执行延迟操作，得到上述延迟波信号包括：基于上述延迟时间，控制上述延迟单元中延迟子单元的接通数量；基于预设延迟子电流和上述延迟子单元的接通数量，延迟上述初始波信号的传输时间，得到上述延迟波信号。
[0009]根据本专利技术实施例，上述延迟子单元包括：多个晶体管组，每个上述晶体管组包括
PMOS晶体管和NMOS晶体管，上述PMOS晶体管的第一漏极和上述NMOS晶体管的第二漏极连接，上述PMOS晶体管的第一栅极和上述NMOS晶体管的第二栅极连接；多个电流源，分别与上述PMOS晶体管的第一源极和上述NMOS晶体管的第二源极连接，多个上述电流源和多个上述晶体管组被配置为调节上述延迟子单元的预设延迟子电流；多个充电支路，连接在上述晶体管组之间，上述充电支路包括电容，上述延迟子单元基于上述预设延迟子电流对上述电容充电或放电，延迟上述初始波信号的传输时间。
[0010]根据本专利技术实施例，包括：利用如上述的延迟调节方法，得到延迟波信号；利用上述延迟波信号触发触发器，以使上述触发器输出检测电平；以及在确定上述检测电平超过预设电平的情况下，表示锁定完成。
[0011]本专利技术的另一方面，提供了一种延迟调节装置，包括：第一确定模块，用于基于第一配置信息和上述锁定指示电路中的初始波信号，确定第一时间差，上述第一配置信息包括上述分数锁相环中电荷泵的偏移电流量和充放电支路的支路电流值；第二确定模块，用于基于上述第一时间差和预设时间差，确定延迟时间，上述延迟时间表征为上述初始波信号与上述延迟波信号的波形延迟时间；控制模块，用于基于上述延迟时间控制上述锁定指示电路中的延迟单元执行延迟操作，得到上述延迟波信号，其中，上述锁定指示电路被配置为基于上述延迟波信号指示上述分数锁相环的锁定状态。
[0012]本专利技术的另一方面，提供了一种锁定指示装置，包括：得到模块，用于利用如上述的延迟调节方法，得到延迟波信号；触发模块，用于利用上述延迟波信号触发触发器，以使上述触发器输出检测电平；第三确定模块，用于在确定上述检测电平超过预设电平的情况下，表示锁定完成。
[0013]本专利技术的另一方面，提供了一种电子设备，包括：一个或多个处理器；以及存储器，被配置为存储一个或多个程序，其中，当上述一个或多个程序被上述一个或多个处理器执行时，使得上述一个或多个处理器实现上述的延迟调节方法。
[0014]根据本专利技术的实施例，通过延迟操作，可以将初始波信号调节为延迟波信号，延迟波信号相较于初始波信号增加了判定窗口宽度，可以弥补偏移电流量对锁定指示电路的影响，通过实时检测偏移电流量的变化量，可以对判定窗口宽度实时进行调节，进而可以提升锁定指示电路的指示结果精准，降低误判可能性。
附图说明
[0015]通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚，在附图中：图1示出了根据本专利技术实施例的延迟调节方法、应用于分数锁相环的锁定指示方法的示例性系统架构；图2示出了根据本专利技术实施例的延迟调节方法的流程图；图3示出了根据本专利技术实施例的电荷泵的电路结构图；图4示出了根据本专利技术实施例的分数锁相环的工作原理图；图5示出了根据本专利技术实施例的参考信号、反馈信号和初始波信号的对比图；图6示出了根据本专利技术实施例的延迟单元的电路结构图；图7示出了根据本专利技术实施例的延迟子单元的电路图；
图8示出了根据本专利技术实施例的应用于分数锁相环的锁定指示方法的流程图；图9示出了根据本专利技术实施例的锁定指示电路的工作原理图；图10示出了根据本专利技术的实施例的延迟调节装置的框图；图11示出了根据本专利技术的实施例的锁定指示装置的框图；以及图12示出了根据本专利技术实施例的延迟调节方法和应用于分数锁相环的锁定指示方法的电子设备的框图。
[0016]100
‑
系统架构；101
‑
笔记本电脑；102
‑
台式电脑；103
‑
手机；104
‑
网络；105
‑
服务器；31
‑
偏移电流；32
‑
支路电流；1
‑
锁定指示电路；2
‑
鉴频鉴相器；3
‑
电荷泵；4...

【技术保护点】

【技术特征摘要】
1.一种延迟调节方法，其特征在于，所述延迟调节方法应用于分数锁相环中的锁定指示电路，所述延迟调节方法包括：基于第一配置信息和所述锁定指示电路中的初始波信号，确定第一时间差，所述第一配置信息包括所述分数锁相环中电荷泵的偏移电流量和充放电支路的支路电流值；基于所述第一时间差和预设时间差，确定延迟时间，所述延迟时间表征为所述初始波信号与延迟波信号的波形延迟时间；基于所述延迟时间控制所述锁定指示电路中的延迟单元执行延迟操作，得到所述延迟波信号，其中，所述锁定指示电路被配置为基于所述延迟波信号指示所述分数锁相环的锁定状态。2.根据权利要求1所述的延迟调节方法，其特征在于，所述分数锁相环包括鉴频鉴相器，所述鉴频鉴相器基于所述偏移电流量输出带有偏移相位差信息的所述初始波信号至所述锁定指示电路。3.根据权利要求1所述的延迟调节方法，其特征在于，所述基于第一配置信息和所述锁定指示电路中的初始波信号，确定第一时间差包括采用如下公式（1）：t
offset
=(I
CPoffset<N1:0>
/I
CPM
)/f
pd
（1）；其中，t
offset
为所述第一时间差，I
CPoffset<N1:0>
为所述偏移电流量，I
CPM
为所述充放电支路的支路电流值，f
pd
为所述初始波信号的频率。4.根据权利要求3所述的延迟调节方法，其特征在于，基于所述第一时间差和预设时间差，确定延迟时间包括采用如下公式（2）：ΔT= t
offset
+t
sym
=(I
CPoffset<N1:0>
/I
CPM
)/f
pd
+t
sym
（2）；其中，ΔT为延迟时间，t
sym
为所述预设时间差。5.根据权利要求1所述的延迟调节方法，其特征在于，所述基于所述延迟时间控制所述锁定指示电路中的延迟单元执行延迟操作，得到所述延迟波信号包括：基于所述延迟时间，控制所述延...

【专利技术属性】
技术研发人员：周鹏，杨洲，黄华，全金海，
申请(专利权)人：中科海高成都电子技术有限公司，
类型：发明
国别省市：