一种晶体管堆叠结构、开关电路及电子设备制造技术

本申请涉及一种晶体管堆叠结构、开关电路及电子设备，属于电子电路技术领域，晶体管堆叠结构包括依次串联的若干组晶体管堆叠电路；每组晶体管堆叠电路的输入端和输出端之间并联有第一电容器C1；晶体管堆叠电路包括第二电容器C2以及源极漏极依次串联的若干个晶体管，第二电容器C2分别并联设置在每个晶体管或部分晶体管的源极和漏极之间。先使得每组晶体管堆叠电路上功率分配均匀，然后，再通过在每组晶体管内的每个晶体管上并联设置的第二电容器C2，使得每组晶体管堆叠电路内的每个晶体管上功率分配更加均匀，本申请具有晶体管堆叠结构中的每个晶体管功率分配均匀的效果。构中的每个晶体管功率分配均匀的效果。构中的每个晶体管功率分配均匀的效果。

【技术实现步骤摘要】
一种晶体管堆叠结构、开关电路及电子设备


[0001]本专利技术涉及电子电路
，尤其是涉及一种晶体管堆叠结构、开关电路及电子设备。

技术介绍

[0002]晶体管堆叠结构主要用于实现更大耐功率的射频开关中，当射频开关接收到大功率信号时，多个堆叠的晶体管可以对大功率信号进行分配，使得每个晶体管需要承受的功率减小，从而使得晶体管堆叠结构具有耐高压的属性，通常通过SOI（绝缘衬底上的硅）技术实现晶体管的堆叠。
[0003]然而，随着输入至晶体管堆叠结构信号的频率和输入功率的提升，如用晶体管堆叠结构控制射频信号的通断时，受晶体管自身寄生电容效应的影响，导致关断的晶体管堆叠结构中每个晶体管上射频信号的摆幅分配不均匀，从而容易导致部分晶体管的损坏。

技术实现思路

[0004]为了在关断的晶体管堆叠结构中使得每个晶体管上功率分配更加均匀，本申请提供了一种晶体管堆叠结构、开关电路及电子设备。
[0005]第一方面，本申请提供的一种晶体管堆叠结构，采用如下的技术方案：一种晶体管堆叠结构，包括：依次串联的若干组晶体管堆叠电路；每组晶体管堆叠电路的输入端和输出端之间并联有第一电容器C1；所述晶体管堆叠电路包括第二电容器C2以及源极漏极依次串联的若干个晶体管，所述第二电容器C2分别并联设置在每个晶体管或部分晶体管的源极和漏极之间，所述晶体管的栅极用于接收通断控制信号。
[0006]通过采用上述技术方案，在每组晶体管堆叠电路的输入端和输出端之间并联第一电容器C1，以补偿在每组晶体管堆叠电路关断时晶体管寄生电容的等效阻抗，先使得关断状态的每组晶体管堆叠电路上射频信号的摆幅分配均匀，然后，再通过在每组晶体管内的每个晶体管上并联设置的第二电容器C2，使得关断状态下每组晶体管堆叠电路内的每个晶体管上射频信号的摆幅分配更加均匀，从而实现了晶体管堆叠结构中的每个晶体管功率分配均匀的效果。
[0007]可选的，还包括信号输入端Rfin、信号输出端Rfout和控制输出端V1；首个所述晶体管堆叠电路的输入端连接于信号输入端Rfin，末尾所述晶体管堆叠电路的输出端连接于信号输出端Rfout；所述每个晶体管堆叠电路中的每个晶体管的栅极均连接于控制输出端V1，以接收通断控制信号。
[0008]通过采用上述技术方案，首个晶体管堆叠电路的输入端连接于信号输入端Rfin，末尾晶体管堆叠电路的输出端连接于信号输出端Rfout，首个晶体管堆叠电路和末尾晶体管堆叠电路之间的晶体管堆叠电路依次串联，从而使得射频信号能够经过所有的晶体管堆
叠电路，并且通过控制输出端V1便于对每一晶体管堆叠电路中的每个晶体管的通断进行控制，以实现对射频信号传输的通断控制。
[0009]可选的，所述第一电容器C1的容值从信号输入端Rfin到信号输入端Rfin依次递减。
[0010]通过采用上述技术方案，由于靠近信号输入端Rfin的晶体管堆叠电路上的分压更大，所以在靠近信号输入端Rfin的晶体管堆叠电路的第一电容器C1的容值也需要增大，使得靠近信号输入端Rfin的晶体管堆叠电路在关断时的阻抗减小，从而以减小靠近信号输入端Rfin的晶体管堆叠电路上的分压，即减小了靠近信号输入端Rfin的晶体管堆叠电路所分配的射频信号的摆幅，反之，减小远离信号输入端Rfin的晶体管堆叠电路的第一电容器C1的容值，以增大远离信号输入端Rfin的晶体管堆叠电路所承受的射频信号摆幅，通过第一电容器C1的容值从信号输入端Rfin到信号输入端Rfin依次递减的方式，使得每个晶体管堆叠电路上承受的射频信号摆幅更加均匀。
[0011]可选的，每组所述晶体管堆叠电路中的所述第二电容器C2的容值从晶体管堆叠电路的输入端到晶体管堆叠电路的输出端依次递减。
[0012]通过采用上述技术方案，在每组晶体管堆叠电路承受的射频信号的摆幅均匀后，通过不同容值的第二电容器C2对每个晶体管堆叠电路内的每个晶体管上流过的射频信号进行调节，从而使得每个晶体管上的射频信号摆幅分配更加均匀。
[0013]可选的，所述晶体管堆叠电路中靠近晶体管堆叠电路输入端的若干个晶体管的源极漏极之间均并联有第二电容器C2，所述晶体管堆叠电路中靠近晶体管堆叠电路输出端的晶体管不设置第二电容器C2。
[0014]通过采用上述技术方案，由于第二电容器C2的容值从晶体管堆叠电路的输入端到晶体管堆叠电路的输出端依次递减，每组晶体管堆叠电路最后一个晶体管的容值可以递减至零，此时该最后一个晶体管上无需并联第二电容器C2。
[0015]可选的，所述控制输出端V1和晶体管的栅极之间还设置有驱动电路，所述驱动电路用于提高驱动晶体管的稳定性。
[0016]通过采用上述技术方案，利用驱动电路便于对晶体管堆叠电路中的每个晶体管进行控制。
[0017]可选的，所述驱动电路包括偏置电阻器Rg以及第三电容器C3；所述偏置电阻器Rg分别串联设置在控制输出端V1和每个晶体管的栅极之间；所述第三电容器C3，一端连接于控制输出端V1和所有偏置电阻器R3的一端，第三电容器C3的另一端接地。
[0018]通过采用上述技术方案，利用偏置电阻器Rg便于通过控制输出端V1输出的电压向每个晶体管的栅极提供偏置电压，以便实现对晶体管的控制，随着输入晶体管的射频信号增大，使得射频信号容易泄露至晶体管的栅极，利用第三电容器C3对泄露至栅极的射频电压进行泄放，从而使得泄露至栅极的射频电压不会对栅极进行控制，以导致晶体管的通断状态发生混乱。
[0019]第二方面，本申请提供一种开关电路，采用如下技术方案：一种开关电路，包括多个如上述任意一项所述的晶体管堆叠结构。
[0020]可选的，应用于单刀双掷开关，所述开关电路包括第一晶体管堆叠结构、第二晶体
管堆叠结构、第三晶体管堆叠结构以及第四晶体管堆叠结构；所述开关电路还包括开关输入端口IN、第一开关输出端口OUT1以及第二开关输出端口OUT2；所述第一晶体管堆叠结构的输入端以及第二晶体管堆叠结构输入端均连接于开关输入端口IN；所述第一晶体管堆叠结构的输出端以及所述第三晶体管堆叠结构的输入端连接于第一开关输出端口OUT1，所述第三晶体管堆叠结构的输出端接地；所述第二晶体管堆叠结构的输出端以及第四晶体管堆叠结构的输入端连接于第二开关输出端口OUT2，所述第四晶体管堆叠结构的输出端接地。
[0021]第三方面，本申请提供一种电子设备，采用如下技术方案：一种电子设备，其特征在于：包括如上述任意一项所述的一种开关电路。
附图说明
[0022]图1是本申请其中一实施例晶体管堆叠结构的框图。
[0023]图2是本申请其中一实施例晶体管堆叠结构的电路连接结构图。
[0024]图3是本申请其中一实施例晶体管堆叠结构关断时每一个晶体管上的摆幅。
[0025]图4是本申请其中一实施例晶体管堆叠结构导通时的阻抗值。
[0026]图5是本申请其中一实施例开关电路的连接结构图。
[0027]图6是本申请其中一实施例开关电路的插损本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种晶体管堆叠结构，其特征在于，包括：依次串联的若干组晶体管堆叠电路(1)；每组晶体管堆叠电路(1)的输入端和输出端之间并联有第一电容器C1；所述晶体管堆叠电路(1)包括第二电容器C2以及源极漏极依次串联的若干个晶体管，所述第二电容器C2分别并联设置在每个晶体管或部分晶体管的源极和漏极之间，所述晶体管的栅极用于接收通断控制信号。2.根据权利要求1所述的一种晶体管堆叠结构，其特征在于：还包括信号输入端Rfin、信号输出端Rfout和控制输出端V1；首个所述晶体管堆叠电路(1)的输入端连接于信号输入端Rfin，末尾所述晶体管堆叠电路(1)的输出端连接于信号输出端Rfout；每个所述晶体管堆叠电路(1)中的每个晶体管的栅极均连接于控制输出端V1，以接收所述通断控制信号。3.根据权利要求1所述的一种晶体管堆叠结构，其特征在于：所述第一电容器C1的容值从信号输入端Rfin到信号输入端Rfin依次递减。4.根据权利要求1所述的一种晶体管堆叠结构，其特征在于：每组所述晶体管堆叠电路(1)中的所述第二电容器C2的容值从晶体管堆叠电路(1)的输入端到晶体管堆叠电路(1)的输出端依次递减。5.根据权利要求4所述的一种晶体管堆叠结构，其特征在于，所述晶体管堆叠电路(1)中靠近晶体管堆叠电路(1)输入端的若干个晶体管的源极漏极之间均并联有第二电容器C2，所述晶体管堆叠电路(1)中靠近晶体管堆叠电路(1)输出端的晶体管不设置第二电容器C2。6.根据权利要求2所述的一种晶体管堆叠结构，其特征在于，所述控制输出端...

【专利技术属性】
技术研发人员：耿艳辉，周鹏，杨洲，曲雄飞，王亚文，许乐航，
申请(专利权)人：中科海高成都电子技术有限公司，
类型：发明
国别省市：