开关电路与芯片制造技术

本申请公开了一种开关电路与芯片。开关电路分别与USB接口的芯片供电管脚与第一通道配置管脚连接。开关电路包括第一开关支路与第二开关支路。第一开关支路分别与第一通道配置管脚及芯片供电管脚连接，第一开关支路用于在第一通道配置管脚的电压与芯片供电管脚的电压之间的差值大于第一电压阈值时导通，并输出第一电平信号至第二开关支路。第二开关支路连接于芯片供电管脚及第一通道配置管脚之间，且第二开关支路与第一开关支路连接，第二开关支路用于在接收到第一电平信号时断开芯片供电管脚与第一通道配置管脚之间的连接。通过上述方式，能够防止电流经电子标记芯片的CC管脚倒灌到VCONN端。到VCONN端。到VCONN端。

【技术实现步骤摘要】
开关电路与芯片


[0001]本申请涉及电子电路
，特别是涉及一种开关电路与芯片。

技术介绍

[0002]随着USB PD快充技术的普及，线缆作为设备之间的电力传输的介质，重要性逐渐凸显。尤其是在高压大电流的工作状态下，不仅对线材的材质，线径有要求，而且还需要加入USB
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IF协会认证的电子标记芯片。有电子标记芯片的线缆可以支持最大5A电流，无电子标记芯片的线缆只能支持最大3A电流。基于此，USB Type
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C接口需要支持为电子标记芯片供电的功能，以为电子标记芯片供电。同时，由于充电电压的提高，USB Type
‑
C接口上的总线电源管脚可以支持到20V的高压。
[0003]然而，在实际充电过程中，很容易造成USB Type
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C接口的通道配置管脚和总线电源管脚短路，导致通道配置管脚的电压过高，并高于USB Type
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C接口的芯片供电管脚上的电压。进而，在为电子标记芯片供电的过程中，导致电流会经电子标记芯片的CC管脚倒灌到VCONN端，会损坏VCONN端的供电电源和芯片的VCONN管脚。

技术实现思路

[0004]本申请旨在提供一种开关电路与芯片，能够防止电流经电子标记芯片的CC管脚倒灌到VCONN端。
[0005]为实现上述目的，第一方面，本申请提供一种开关电路，所述开关电路分别与USB接口的芯片供电管脚与第一通道配置管脚连接，所述开关电路包括第一开关支路与第二开关支路；
[0006]所述第一开关支路分别与所述第一通道配置管脚及所述芯片供电管脚连接，所述第一开关支路用于在所述第一通道配置管脚的电压与所述芯片供电管脚的电压之间的差值大于第一电压阈值时导通，并输出第一电平信号至所述第二开关支路；
[0007]所述第二开关支路连接于所述芯片供电管脚及所述第一通道配置管脚之间，且所述第二开关支路与所述第一开关支路连接，所述第二开关支路用于在接收到所述第一电平信号时断开所述芯片供电管脚与所述第一通道配置管脚之间的连接。
[0008]在一种可选的方式中，所述开关电路还与所述USB接口的第二通道配置管脚连接，所述开关电路还包括第三开关支路与第四开关支路：
[0009]所述第三开关支路分别与所述第二通道配置管脚及所述芯片供电管脚连接，所述第三开关支路用于在所述第二通道配置管脚的电压与所述芯片供电管脚的电压之间的差值大于所述第一电压阈值时导通，并输出所述第一电平信号至所述第四开关支路；
[0010]所述第四开关支路连接于所述芯片供电管脚及所述第二通道配置管脚之间，且所述第四开关支路与所述第三开关支路连接，所述第四开关支路用于在接收到所述第一电平信号时断开所述芯片供电管脚与所述第二通道配置管脚之间的连接。
[0011]在一种可选的方式中，所述第一开关支路包括第一电阻、第一开关管、第二开关
管、第三开关管与第四开关管；
[0012]所述第一电阻的第一端与所述第一通道配置管脚连接，所述第一电阻的第二端与所述第一开关管的第二端连接，所述第一开关管的第一端与所述芯片供电管脚连接，所述第一开关管的第三端分别与所述第二开关管的第三端、所述第二开关管的第一端及所述第三开关管的第一端连接，所述第二开关管的第二端及所述第三开关管的第二端均接地，所述第三开关管的第三端与所述第四开关管的第二端连接，所述第四开关管的第一端与第一电压连接，所述第四开关管的第三端与所述第二开关支路连接。
[0013]在一种可选的方式中，所述第一开关管为PMOS管，所述第二开关管为NMOS管，所述第三开关管为NMOS管，所述第四开关管为NMOS管；
[0014]所述第一开关管的第一端为PMOS管的栅极，所述第一开关管的第二端为PMOS管的源极，所述第一开关管的第三端为PMOS管的漏极；
[0015]所述第二开关管的第一端为NMOS管的栅极，所述第二开关管的第二端为NMOS管的源极，所述第二开关管的第三端为NMOS管的漏极；
[0016]所述第三开关管的第一端为NMOS管的栅极，所述第三开关管的第二端为NMOS管的源极，所述第三开关管的第三端为NMOS管的漏极；
[0017]所述第四开关管的第一端为NMOS管的栅极，所述第四开关管的第二端为NMOS管的源极，所述第四开关管的第三端为NMOS管的漏极。
[0018]在一种可选的方式中，所述第二开关支路包括第五开关管与第六开关管；
[0019]所述第五开关管的第二端与所述芯片供电管脚连接，所述第五开关管的第三端与所述第六开关管的第二端连接，所述第六开关管的第三端与所述第一通道配置管脚连接，所述第六开关管的第一端与所述第一开关支路连接。
[0020]在一种可选的方式中，所述第五开关管为NMOS管，所述第六开关管为PMOS管；
[0021]所述第五开关管的第一端为NMOS管的栅极，所述第五开关管的第二端为NMOS管的源极，所述第五开关管的第三端为NMOS管的漏极；
[0022]所述第六开关管的第一端为PMOS管的栅极，所述第六开关管的第二端为PMOS管的源极，所述第六开关管的第三端为PMOS管的漏极。
[0023]在一种可选的方式中，所述第三开关支路包括第二电阻、第七开关管、第八开关管、第九开关管与第十开关管；
[0024]所述第二电阻的第一端与所述第二通道配置管脚连接，所述第二电阻的第二端与所述第七开关管的第二端连接，所述第七开关管的第一端与所述芯片供电管脚连接，所述第七开关管的第三端分别与所述第八开关管的第三端、所述第八开关管的第一端及所述第九开关管的第一端连接，所述第八开关管的第二端及所述第九开关管的第二端均接地，所述第九开关管的第三端与所述第十开关管的第二端连接，所述第十开关管的第一端与第一电压连接，所述第十开关管的第三端与所述第四开关支路连接。
[0025]在一种可选的方式中，所述第七开关管为PMOS管，所述第八开关管为NMOS管，所述第九开关管为NMOS管，所述第十开关管为NMOS管；
[0026]所述第七开关管的第一端为PMOS管的栅极，所述第七开关管的第二端为PMOS管的源极，所述第七开关管的第三端为PMOS管的漏极；
[0027]所述第八开关管的第一端为NMOS管的栅极，所述第八开关管的第二端为NMOS管的
源极，所述第八开关管的第三端为NMOS管的漏极；
[0028]所述第九开关管的第一端为NMOS管的栅极，所述第九开关管的第二端为NMOS管的源极，所述第九开关管的第三端为NMOS管的漏极；
[0029]所述第十开关管的第一端为NMOS管的栅极，所述第十开关管的第二端为NMOS管的源极，所述第十开关管的第三端为NMOS管的漏极。
[0030]在一种可选的方式中，所述第四开关支路包括第十一开关管与第十二开关管；
[0031]所述第十一开关管的第二端与所述芯片供电管脚连接，所述第十一开关管的第三端与所述第十二开本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种开关电路，其特征在于，所述开关电路分别与USB接口的芯片供电管脚与第一通道配置管脚连接，所述开关电路包括第一开关支路与第二开关支路；所述第一开关支路分别与所述第一通道配置管脚及所述芯片供电管脚连接，所述第一开关支路用于在所述第一通道配置管脚的电压与所述芯片供电管脚的电压之间的差值大于第一电压阈值时导通，并输出第一电平信号至所述第二开关支路；所述第二开关支路连接于所述芯片供电管脚及所述第一通道配置管脚之间，且所述第二开关支路与所述第一开关支路连接，所述第二开关支路用于在接收到所述第一电平信号时断开所述芯片供电管脚与所述第一通道配置管脚之间的连接。2.根据权利要求1所述的开关电路，其特征在于，所述开关电路还与所述USB接口的第二通道配置管脚连接，所述开关电路还包括第三开关支路与第四开关支路：所述第三开关支路分别与所述第二通道配置管脚及所述芯片供电管脚连接，所述第三开关支路用于在所述第二通道配置管脚的电压与所述芯片供电管脚的电压之间的差值大于所述第一电压阈值时导通，并输出所述第一电平信号至所述第四开关支路；所述第四开关支路连接于所述芯片供电管脚及所述第二通道配置管脚之间，且所述第四开关支路与所述第三开关支路连接，所述第四开关支路用于在接收到所述第一电平信号时断开所述芯片供电管脚与所述第二通道配置管脚之间的连接。3.根据权利要求1所述的开关电路，其特征在于，所述第一开关支路包括第一电阻、第一开关管、第二开关管、第三开关管与第四开关管；所述第一电阻的第一端与所述第一通道配置管脚连接，所述第一电阻的第二端与所述第一开关管的第二端连接，所述第一开关管的第一端与所述芯片供电管脚连接，所述第一开关管的第三端分别与所述第二开关管的第三端、所述第二开关管的第一端及所述第三开关管的第一端连接，所述第二开关管的第二端及所述第三开关管的第二端均接地，所述第三开关管的第三端与所述第四开关管的第二端连接，所述第四开关管的第一端与第一电压连接，所述第四开关管的第三端与所述第二开关支路连接。4.根据权利要求3所述的开关电路，其特征在于，所述第一开关管为PMOS管，所述第二开关管为NMOS管，所述第三开关管为NMOS管，所述第四开关管为NMOS管；所述第一开关管的第一端为PMOS管的栅极，所述第一开关管的第二端为PMOS管的源极，所述第一开关管的第三端为PMOS管的漏极；所述第二开关管的第一端为NMOS管的栅极，所述第二开关管的第二端为NMOS管的源极，所述第二开关管的第三端为NMOS管的漏极；所述第三开关管的第一端为NMOS管的栅极，所述第三开关管的第二端为NMOS管的源极，所述第三开关管的第三端为NMOS管的漏极；所述第四开关管的第一端为NMOS管的栅极，所述第四开关管的第二端为NMOS管的源极，所述第四开关管的第三端为NMOS管的漏极。5.根据权利要求1所述的开关电路，其特征在于，所述第二开关支路包括第五开关管与第六开关管；所述第五开关管的第二端与所述芯片供电管脚连接，所述第五开关管的第...

【专利技术属性】
技术研发人员：宋明鑫，游轶雄，盛怀亮，
申请(专利权)人：上海慧能泰半导体科技有限公司，
类型：发明
国别省市：