【技术实现步骤摘要】
底部U型栅围栅晶体管器件及制作方法、设备及制作方法
[0001]本专利技术涉及半导体器件领域，尤其涉及一种底部U型栅围栅晶体管器件及制作方法、设备及制作方法。
技术介绍
[0002]与FinFET相比，围栅(GAA)堆叠纳米片场效应晶体管(NSFET)由于其优越的静电性能和更高的布局效率，在集成技术开发和功率性能改进方面，被广泛应用。然而器件功耗仍然是器件尺寸微缩过程中的重要挑战之一。其中一种降低围栅器件功耗的方法是减小底部的寄生沟道泄漏。与FinFET不同，GAA纳米片具有更宽的三栅底部沟道，这意味着更弱的栅控制和底部泄漏问题。如何抑制关态泄漏电流与源漏直接隧穿，成为围栅器件优化的关键挑战之一。当前主要采用防穿通离子注入(PTS)或底部介质隔离(BDI)的方式来抑制底部泄漏电流。然而，随着器件不断微缩，PTS方案的工艺难度不断增加且对工艺波动十分敏感。BDI方案运用介质阻隔底部寄生泄漏沟道，但介质层的引入也为后续工艺带来更大的挑战。
[0003]因而，提出一种新型栅围栅晶体管结构，可以增强泄漏电流的抑制效果，同时可...
【技术保护点】
【技术特征摘要】
1.一种底部U型栅围栅晶体管器件，其特征在于，包括：围栅MOSFET器件，包括衬底、第一源区、第一漏区、第一控制栅以及沟道层；所述第一源区与所述第一漏区沿第一方向排列；其中，所述第一源区与所述第一漏区中掺杂有第一离子；其中，所述第一方向表征了平行于所述衬底的表面的方向；所述沟道层包括第一沟道层；所述第一沟道层表征了最接近所述衬底的沟道层；所述第一控制栅表征了最接近所述衬底的控制栅；第二源区与第二漏区，所述第二源区形成于所述衬底与所述第一源区之间，所述第二漏区形成于所述衬底与所述第一漏区之间；其中，所述第二漏区中掺杂有第一离子，所述第二源区中掺杂有第二离子，且所述第一离子的类型与所述第二离子的类型不同；其中，所述第一控制栅的沿所述第二方向上的厚度大于其他所述控制栅沿所述第二方向上的厚度；所述第二源区与所述第二漏区的第一面沿所述第二方向上的高度不高于所述第一沟道层的底面；所述第二源区与所述第二漏区的第二面沿所述第二方向上的高度不低于二者之间的所述衬底的表面；所述第二方向垂直于所述第一方向。2.根据权利要求1所述的底部U型栅围栅晶体管器件，其特征在于，所述底部U型栅围栅晶体管器件的沟道的长度为5nm
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100nm。3.根据权利要求2所述的底部U型栅围栅晶体管器件，其特征在于，所述第一控制栅的沿所述第二方向的厚度为：5nm
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200nm。4.根据权利要求3所述的底部U型栅围栅晶体管器件，其特征在于，所述第二源区和/或所述第二漏区的沿所述第二方向的厚度为5nm
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50nm。5.根据权利要求4所述的底部U型栅围栅晶体管器件，其特征在于，所述围栅MOSFET器件还包括：栅介质层与控制栅，所述栅介质层包裹所述沟道层的部分表面，且覆盖所述第二源区与所述第二漏区之间的所述衬底的表面；其中，所述沟道层形成于第一源区和所述第一漏区之间，且沿远离所述衬底的方向上间隔排列；所述控制栅覆盖所述栅介质层的表面；其中，所述控制栅包括所述第一控制栅；当所述控制栅覆盖所述栅介质层的表面时，所述第一控制栅同时覆盖所述衬底表面的所述栅介质层表面；内侧墙，形成于所述第一源区与所述栅介质层之间，以及所述第一漏区与所述栅介质层之间的所述沟道层的表面；源极金属层，栅极金属层以及漏极金属层；所述源极金属层与所述漏极金属层分别形成于所述第一源区与所述第一漏区的表面，且分别全包裹所述第一源区和所述第二源区与所述第一漏区和所述第二漏区；所述栅极金属层形成于所述控制栅的顶端；层间介质层，覆盖所述源极金属层，所述栅极金属层、所述漏极金属层以及所述内侧墙的表面；若干金属接触层，贯穿所述层间介质层，且分别连接述源极金属层、所述栅极金属层以及所述漏极金属层。6.一种底部U型栅围栅晶体管器件的制作方法，用于制作权利要求1
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5任一项所述的底部U型栅围栅晶体管器件，其特征在于，包括：形成所述围栅MOSFET器件、所述第二源区以及所述第二漏区；其中，所述围栅MOSFET器件包括：所述衬底、所述第一源区、所述第一漏区...
【专利技术属性】
技术研发人员：吴春蕾，许煜民，沈伯佥，赵斐，杨子辰，张卫，
申请(专利权)人：上海集成电路制造创新中心有限公司，
类型：发明
国别省市：
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