具有改进式驱动器操作的存储器装置及操作所述存储器装置的方法制造方法及图纸

本公开描述一种存储器装置，其包括：存储器单元，其在存储器阵列的存取线的交叉点处；及双晶体管驱动器，其包括P型晶体管及连接到所述P型晶体管的N型晶体管，所述双晶体管驱动器经配置以在闲置阶段期间将所述存储器阵列的存取线驱动到放电电压，在作用阶段期间将所述存取线驱动到浮动电压，且在脉冲阶段期间将所述存取线至少驱动到第一或第二读取/编程电压。压。压。

【技术实现步骤摘要】
【国外来华专利技术】具有改进式驱动器操作的存储器装置及操作所述存储器装置的方法


[0001]本公开大体上涉及存储器装置且更明确来说，涉及包括包含P型及N型晶体管的双晶体管驱动器的存储器装置及其方法。

技术介绍

[0002]存储器装置广泛用于将信息存储于各种电子装置中，例如计算机、智能电话、无线通信装置、相机、数字显示器及类似者。通过编程存储器装置的不同状态而存储信息。举例来说，二进制装置具有两个状态，其通常通过逻辑“1”或逻辑“0”表示。在其它系统中，可存储多于两个状态。为存取所存储的信息，电子装置的组件可读取或感测存储器装置中的存储状态。为存储信息，电子装置的组件可将状态写入或编程于存储器装置中。
[0003]存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)等等。存储器装置可为易失性或非易失性。非易失性存储器(例如，FeRAM)可甚至在不存在外部电源的情况下维持其存储逻辑状态达延长时段。易失性存储器单元可随时间丢失其存储状态，除非其通过外部电源周期性刷新。
[0004]在最先进存储器装置中，成本降低、功率消耗降低以及装置性能越来越重要。然而，按比例缩放技术(例如，采用具有较小特征大小的制造技术)增加相当大的处理成本。一些技术(例如三维(3D)技术)利用芯片的垂直尺寸以形成存储器单元以便改进存储器容量与空间之间的比率。发现尤其具有降低功率消耗的更具成本效率及更高性能解决方案是非常需要的，尤其对于阵列相关电路(例如存取线驱动器)。
附图说明
[0005]图1说明根据本公开的实施例的包含支持双晶体管驱动器的存储器单元阵列的存储器装置的示范图；
[0006]图2说明根据本公开的实施例的支持双晶体管驱动器的示范性3D存储器阵列的透视图；
[0007]图3说明根据本公开的实施例的支持双晶体管驱动器的3D存储器阵列的解码电路系统的实例块布局；
[0008]图4说明根据本公开的实施例的用于存储器装置的包含P型晶体管及N型晶体管的双晶体管驱动器的实例；
[0009]图5A到5D展示根据本公开的双晶体管驱动器的不同操作条件；
[0010]图6说明根据本公开的实施例的对存储器装置中的双晶体管驱动器进行分组的实例；
[0011]图7说明根据本公开的实施例的在支持双晶体管驱动器的存储器装置的闲置阶段期间的实例配置；
[0012]图8示意性地说明根据本公开的实施例的在支持双晶体管驱动器的存储器装置的作用阶段期间的实例配置；
[0013]图9A及9B说明根据本公开的实施例的在支持双晶体管驱动器的存储器装置的正负读取/编程阶段期间的实例配置；
[0014]图10说明根据本公开的实施例的支持双晶体管驱动器的存储器装置的阶段图；
[0015]图11说明根据本公开的方法的流程图；
[0016]图12说明根据本公开的方法的步骤的框图；及
[0017]图13说明根据本公开的实施例的支持双晶体管驱动器的存储器装置的框图。
具体实施方式
[0018]数字信息存储的要求越来越高。不同技术可用于在存储器单元的逻辑状态中存储信息位。独立于允许信息存储的物理机制，需要越来越密集的包装。此外，必须(举例来说)在越来越短存取时间方面不断提高性能，且需要最小功率消耗，尤其对于移动或电池供应应用。
[0019]本公开涉及存储器阵列架构，尤其适于非易失性数据存储，其允许存储器单元的非常密集包装及操作期间的极低消耗。存储器架构包括双晶体管驱动器，更特定来说用于取决于执行的命令将存取线驱动到正及负读取/编程电压的P型及N型晶体管驱动器。存储器单元可在字线及数字线的相交点处，例如，在交叉点存储器阵列组织中，例如在多层叠3D存储器阵列中。可采用读取/编程电压分离来限制驱动器及存储器单元中的电压应力且减少阵列中的泄漏。
[0020]基于P型及N型晶体管的最新解码器在每次极性转换时消耗大量功率且必须考虑图块下的P及N阱额外空间距离。另一方面，从面积角度来看，使用包括三个晶体管的驱动器的要求更高。使用包括两个N型晶体管(其必须为对称的)的解码器需要栅极过压以驱动具有正极性的编程电流且难以实现同时多位每片块编程。此外，氧化物及结电压(包含预解码器)是满足可靠性及应力准则的具挑战性指示符。因此，本公开提供包括P型晶体管及N型晶体管的解码器的改进式操作。
[0021]根据所公开的解决方案，解码器的操作可细分成不同阶段，例如闲置阶段、作用阶段及脉冲阶段。本公开教示在这些阶段中的每一者期间如何解码且加偏压于每一存取线。特定来说，在闲置阶段期间，全部存取线经偏压到放电电压(例如，接地电压)，在作用阶段期间，全部存取线经偏压到浮动电压，且在脉冲阶段期间，经寻址存取线经偏压到所要(正或负)读取/编程电压而物理上邻近经寻址线或与经寻址线分组在一起的存取线经偏压到屏蔽电压(例如，接地电压)且不相关存取线(例如，不邻近经寻址线且不与经寻址线分组在一起)保持在浮动电压。在执行存取操作之后(例如，在从脉冲阶段退出时)，存储器装置返回作用阶段且保持在所述处等待直到接收到新命令。可使用存取操作的阈值数目及/或逾时来限制作用阶段的耐久性且周期性地触发闲置阶段以便减少泄漏现象。
[0022]根据本公开的双晶体管驱动器的工作条件使得晶体管节点在闲置、作用及脉冲阶段中的任一者期间偏压到从不超过最大可靠性晶体管额定值的电压。
[0023]最初在如参考图1到3描述的存储器装置及存储器裸片的背景内容中描述本公开的特征。接着在如参考图4到6描述的驱动器或驱动器群组的背景内容中描述本公开的特
征。接着在如参考图7到9描述的驱动器及阵列配置的背景内容中描述本公开的特征。通过与参考图10到12描述的存储器装置的操作有关以及与参考图13描述的设备图式有关的阶段图及对应方法进一步说明本公开的其它特征。
[0024]图1说明如本文中公开的实例存储器装置100。存储器装置100还可被称为电子存储器设备。图1是存储器装置100的各种组件及特征的阐释性表示。因而，应了解，展示存储器装置100的组件及特征以说明功能相互关系，而非其在存储器装置100内的实际物理位置。在图1的阐释性实例中，存储器装置100包含一个三维(3D)存储器阵列102。3D存储器阵列102包含可编程以存储不同状态的存储器单元105。在一些实例中，每一存储器单元105可编程以存储表示为逻辑0及逻辑1的两个状态。在一些实例中，存储器单元105可经配置以存储多于两个逻辑状态。尽管用数值指示符标记包含于图1中的一些元件，但未标记其它对应元件，但其相同或将被理解为类似，以试图增加所描绘特征的可见性及清晰度。
[0025]3D存储器阵列102可包含形成于彼此顶部上的两个或更多个二维(2D)存储器阵列103。相较于2D阵列，此可增加可放置或产生本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种存储器装置，其包括：
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存储器单元，其在存储器阵列的存取线的交叉点处；及
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双晶体管驱动器，其包括P型晶体管及连接到所述P型晶体管的N型晶体管，所述双晶体管驱动器经配置以在闲置阶段期间将所述存储器阵列的存取线驱动到放电电压，在作用阶段期间将所述存取线驱动到浮动电压，且在脉冲阶段期间将所述存取线驱动到第一或第二读取/编程电压。2.根据权利要求1所述的存储器装置，其中所述双晶体管驱动器经配置使得：
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在所述闲置阶段中，所述P型晶体管及所述N型晶体管的栅极处于所述P型晶体管的相应抑制栅极电压及所述N型晶体管的通过栅极电压，在所述作用阶段中，所述P型晶体管的所述栅极处于抑制栅极电压且所述N型晶体管的所述栅极处于抑制栅极电压，且在所述脉冲阶段中，所述P型晶体管及所述N型晶体管的所述栅极处于所述放电电压；
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在所述闲置阶段中，所述N型晶体管的源极节点处于所述放电电压，在所述作用阶段中，所述N型晶体管的所述源极节点处于所述浮动电压，且在所述脉冲阶段中，所述N型晶体管的所述源极节点基于对耦合到所述存取线的单元的存取操作而处于所述第二读取/编程电压或处于所述浮动电压；且
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在所述作用阶段中，所述P型晶体管的源极节点处于所述浮动电压，且在所述脉冲阶段中，所述P型晶体管的所述源极节点基于对耦合到所述存取线的所述单元的所述存取操作而处于所述第一读取/编程电压或处于所述浮动电压。3.根据权利要求1所述的存储器装置，其包括：第一偶数双晶体管驱动器，其经配置以在所述闲置阶段期间将第一偶数存取线驱动到所述放电电压，在所述作用阶段期间将所述第一偶数存取线驱动到所述浮动电压，且在所述脉冲阶段期间将所述第一偶数存取线驱动到所述读取/编程电压；及第一奇数双晶体管驱动器，其经配置以在所述闲置阶段期间将第一奇数存取线驱动到所述放电电压，在所述作用阶段期间将所述第一奇数存取线驱动到所述浮动电压，且在所述脉冲阶段期间将所述第一奇数存取线驱动到屏蔽电压，其中所述第一奇数存取线物理上邻近所述第一偶数存取线。4.根据权利要求3所述的存储器装置，其中：所述第一偶数双晶体管驱动器包括第一偶数P型晶体管及第一偶数N型晶体管，其中栅极耦合到相应偶数群组栅极驱动线，且源极耦合到相应第一偶数源极驱动线，且所述第一奇数双晶体管驱动器包括第一奇数P型晶体管及第一奇数N型晶体管，其中栅极耦合到相应奇数群组栅极驱动线，且源极耦合到相应第一奇数源极驱动线，所述存储器装置进一步包括：
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第二偶数双晶体管驱动器，其包括第二偶数P型晶体管及第二偶数N型晶体管，其中栅极耦合到所述相应偶数群组栅极驱动线，且源极耦合到相应第二偶数源极驱动线，所述第二偶数双晶体管驱动器经配置以在所述闲置阶段期间将第二偶数存取线驱动到所述放电电压，在所述作用阶段期间将所述第二偶数存取线驱动到所述浮动电压，且在所述脉冲阶段期间将所述第二偶数存取线驱动到所述屏蔽电压；及
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第二奇数双晶体管驱动器，其包括第二奇数P型晶体管及第二奇数N型晶体管，其中栅极耦合到所述相应奇数群组栅极驱动线，且源极耦合到相应第二奇数源极驱动线，所述第
二奇数双晶体管驱动器经配置以在所述闲置阶段期间将第二奇数存取线驱动到所述放电电压，在所述作用阶段期间将所述第二奇数存取线驱动到所述浮动电压，且在所述脉冲阶段期间将所述第二奇数存取线驱动到所述屏蔽电压，其中所述第二奇数存取线物理上邻近所述第一偶数存取线。5.根据权利要求3所述的存储器装置，其中：所述第一偶数双晶体管驱动器包括第一偶数P型晶体管及第一偶数N型晶体管，其中栅极耦合到相应偶数群组栅极驱动线，且源极耦合到相应第一偶数源极驱动线，所述第一奇数双晶体管驱动器包括第一奇数P型晶体管及第一奇数N型晶体管，其中栅极耦合到相应奇数群组栅极驱动线，且源极耦合到相应第一奇数源极驱动线，所述存储器装置进一步包括：
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第二偶数双晶体管驱动器，其包括第二偶数P型晶体管及第二偶数N型晶体管，其中栅极耦合到所述相应偶数群组栅极驱动线，且源极耦合到相应第二偶数源极驱动线，所述第二偶数双晶体管驱动器经配置以在所述闲置阶段期间将第二偶数存取线驱动到所述放电电压，在所述作用阶段期间将所述第二偶数存取线驱动到所述浮动电压，且在所述脉冲阶段期间将所述第二偶数存取线驱动到所述屏蔽电压；及
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第二奇数双晶体管驱动器，其包括第二奇数P型晶体管及第二奇数N型晶体管，其中栅极耦合到不同于所述相应奇数群组栅极驱动线的相应第二奇数群组栅极驱动线，且源极耦合到相应第二奇数源极驱动线，所述第二奇数双晶体管驱动器经配置以在所述闲置阶段期间将第二奇数存取线驱动到所述放电电压，在所述作用阶段期间将所述第二奇数存取线驱动到所述浮动电压，且在所述脉冲阶段期间将所述第二奇数存取线驱动到所述屏蔽电压，其中所述第二奇数存取线物理上邻近所述第一偶数存取线。6.根据权利要求3所述的存储器装置，其包括：
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多个偶数双晶体管驱动器，其被组织成偶数群组，每一驱动器经耦合到相应偶数存取线，所述第一偶数双晶体管驱动器在所述多个偶数双晶体管驱动器的第一群组中；及
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多个奇数双晶体管驱动器，其被组织成奇数群组，每一驱动器经耦合到相应奇数存取线，所述第一奇数双晶体管驱动器在所述多个奇数双晶体管驱动器的第一群组中，其中相应偶数存取线及相应奇数存取线在所述存储器装置的层叠中交替。7.根据权利要求6所述的存储器装置，其中：所述第一偶数存取线物理上邻近耦合到所述多个奇数双晶体管驱动器的所述第一群组中的第二奇数双晶体管驱动器的相应奇数存取线，或所述第一偶数存取线物理上邻近耦合到所述多个奇数双晶体管驱动器的第二群组中的第二奇数双晶体管驱动器的相应奇数存取线。8.根据权利要求6所述的存储器装置，其包括控制器，所述控制器经配置以通过选择多个群组中的特定群组而从所述作用阶段切换到所述脉冲阶段，其中选择所述特定群组包括将所述特定群组的栅极驱动到所述放电电压，剩余群组处于作用状态。9.根据权利要求6所述的存储器装置，其进一步包括所述多个偶数双晶体管驱动器的第二群组及所述多个奇数双晶体管驱动器的第二群组，偶数及奇数双晶体管驱动器的所述第二群组经配置以在所述第一偶数存取线的作用阶段及所述脉冲阶段期间将所述相应偶数及奇数存取线驱动到所述浮动电压。10.根据权利要求1所述的存储器装置，其中所述放电电压及所述屏蔽电压是接地电
压，且其中所述第一读取/编程电压是正电压且所述第二读取/编程电压是具有与所述第一读取/编程电压相同的量值的负电压。11.根据权利要求1所述的存储器装置，其包括进一步双晶体管驱动器，所述进一步双晶体管驱动器经配置以在所述闲置阶段期间将大体上垂直于所述存取线的正交存取线驱动到所述放电电压，在所述作用阶段期间将所述正交存取线驱动到所述浮动电压，且在所述脉冲阶段期间将所述正交存取线驱动到正交读取/编程电压。12.根据权利要求11所述的存储器装置，其中所述正交读取/编程电压具有与所述第一或第二读取/编程电压的极性相反的极性。13.根据权利要求1...

【专利技术属性】
技术研发人员：F，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：