基于互关总线的嵌入式异构ＣＰＵ阵列系统技术方案

本发明专利技术涉及一种基于互关总线的嵌入式异构ＣＰＵ阵列系统，包括有若干冗余子系统，所有冗余子系统经互关总线相互连接，形成阵列；冗余子系统是由一个ＣＰＵ配接独立的Ｆｌａｓｈ外存模块Ｆ、本地高速内存模块Ｍ、全局信息存储模块Ｔ和外设Ｉ／Ｏ接口模块所形成；系统使用物理指标各不相同的ＣＰＵ；互关总线为３４线制结构，包括有３２条数据线、１条时钟线和１条功能信号线，具有完整传输协议；所有冗余子系统的ＣＰＵ将其３４个通用端口通过“逻辑与”方式与互关总线相连接，每个连接到互关总线的ＣＰＵ都具有唯一的识别标记和优先级；系统中的某一冗余子系统为校验模块，将经过校验的多数结果作为系统的最终输出。当某个冗余子系统的软件或硬件部分受到损伤而无法正常工作时，会被自动剔除而不影响其它部分，系统仍有正常输出。

【技术实现步骤摘要】
基于互关总线的嵌入式异构CPU阵列系统抹术领域本专利技术涉及一种计算机系统，具体地说是一种基于互关总线的嵌入式异构CPU阵列系统。
技术介绍
随着嵌入式系统应用的日益广泛和不断深入，控制环节在整个被嵌入的设备中发挥着越 来越重要的作用。作为控制器核心的集成电路，现已获得突飞猛进的发展。电路集成度的提 高，导致其对各种电磁能量越来越敏感。随着各种电磁辐射体如雷达、通信设备、导航设备 等辐射源的功率的不断加大和频谱的增宽，再加上系统自身存在的电磁辐射和静电等问题， 使得许多类型的控制系统在其有限的空间范围内面临着更加复杂和恶劣的电磁环境。高度电 子化的设备在如此环境下，其工作效果自然会受到很大影响。情况较为严重时，甚至连其生 存能力都会受到一定的威胁。一般而言，电路集成度越高，电磁效应则越为明显；承担的任务越复杂，各类干扰造成 的后果就越严重。在恶劣的电磁环境下，嵌入式系统的抗干扰、抗毁伤能力，主要就体现在 集成电路芯片的抗干扰、抗毁伤能力上。而且，集成电路本身对于应用环境中的电磁干扰的 抵抗能力也是较差的。.集成电路通常的抗扰措施就是加强屏蔽和改善电路布线结构等，以尽量减少外部电磁环 境对其内部电路的影响。但随着电磁干扰M模的不断扩大，形式越发复杂，许多传统且行之 有效的电磁防护措施和抗扰手段会受到许多限制，常常难以奏效。
技术实现思路
本专利技术的目的就是提供一种基于互关总线的嵌入式异构CPU阵列系统，以解决集成电路抗扰和电磁防护措施受限的问题，从而使整个系统能够满足在不同层面上的多种安全运行要 求，系统的安全性和可靠性得到提高。本专利技术是这样实现的 一种基于互关总线的嵌入式异构CPU阵列系统，该系统包括有若 干冗余子系统，所有冗余子系统均经互关总线相互连接，形成阵列结构；所述冗余子系统是由一个CPU配接独立的Flash外存模块F、本地高速内存模块M、全 局信息存储模块T和外设I/O接口模块；各冗余子系统中所用CPU的类型或物理指标互不相同；所述互关总线为34线制总线结构，包括有32条数据线DATA、 1条时钟线CLK和1条 功能信号线FUN，具有完整传输协议；所有冗余子系统的CPU将其34个通用端口通过"逻辑与"方式与34线制的所述互关总 线相连接，每个连接到所述互关总线的器件都具有唯一的识别标记和优先级；在系统中有一个冗余子系统配置成为校验模块，系统的最终输出为经过校验的多数结果。本专利技术所述冗余子系统按照多主机方式分别运行独立的操作系统。本专利技术所述冗余子系统配置成为一主多辅的方式，运行在同一个操作系统之下。本专利技术所述互关总线的时钟线CLK的时钟采用动态获取和主传主发模式，供多主机控 制，具有优先级可编程、单一的数据字校验、时钟校验、冲突检测和仲裁机制。本专利技术所述冗余子系统的优先级是动态可变的，既可以是同级别的，也可以是不同级别 的。所有冗余子系统均在互关总线联接下经编程的方式对数据传输的优先级予以选择，即用 户程序可以通过编程方式进行各个CPU数据传输优先级的确定。本专利技术的实质就是实现了一种建立在互关总线基础上的、由多个异构CPU所组成的阵列 结构及系统，这种异构CPU阵列系统可按照嵌入式计算机方式运行。本专利技术异构CPU阵列中的冗余子系统可以使用同一个操作系统，或将同一操作系统分别 使用在独立运行的CPU中，即并行运行同一类型的操作系统。此外，这种异构CPU阵列还 可以按照多主机方式分别运行不同的操作系统。当然，本专利技术异构CPU阵列所有冗余子系统 最终在应用层面是运行同样的应用程序。由于CPU的类型不同，其逻辑电路的实现方式、工作模式、指令集、软件环境以及编程 方式等也就均有不同。正是由于各种异构CPU在原理设计(CISC和RISC,哈佛结构和冯*诺 依曼结构等)、实现方式(ASIC和FPGA等)和半导体材质(CMOS和双极型等)上存在 较大的差异性，使其对于不同类型工作环境(例如复杂电磁环境)干扰的耐受程度也有所不 同。因此，在一个特定的恶劣工作环境屮，只要不是全局性的毁损，只要阵列中有一个CPU 还在运行，就能得到运行结果。由于这种方式构成的计算机系统依靠内部的各CPU模块能够建立一种"平行"运行的模 式，相互校验并进行错误检测和制约，因此，整体表现为一个高度可靠的工作系统，成为控 制系统在电磁干扰等恶劣环境下所采取的一个有效防护手段。本专利技术正是基于这一设计思想和要求设计而成，并且在这一防护方法和结构的基础上， 利用全新的异构CPU阵列的结构优势，可进一步增强各种类型的核心控制系统的抗扰能力， 使得系统能够在恶劣环境下完成通常只能在正常环境下完成的工作，由此可大大延长系统的 整体使用寿命。本专利技术所提出的基于"异构CPU阵列"和"互关总线"概念的电磁防护技术，是考虑到 系统中芯片损伤的不可避免性以后，建立在"以数量保质量"、"以容错求生存"的结构基 础上所进行的电磁防护新模式。其目的是希望通过"整体功能局部化"的方式，使得控制系 统的总体构成能够在一定程度上"容忍"所处的恶劣环境，在其已经成为"局部"的任何工 作程序、各个系统的状态发生紊乱、甚至是部分芯片遭受局部毁伤、某个操作系统发生崩溃 的情况出现后，仍然能够不依赖于外界的干预而容错运行。根据实际应用环境和防护需求的不同，本专利技术各冗余子系统中的CPU采用不同的架构。 利用异构CPU阵列结构与互关总线的连接，既可解决其内部数据高效可靠通信时所面临的问 题，又可降低同构冗余系统中的"共因失效"对系统可靠性所造成的影响，从而有效地提高 冗余系统的可靠性。本专利技术使得在恶劣环境下控制系统一级的新型防护设想在技术上成为可能，并使被防护 的控制系统最终能够满足在不同层面上的多种安全运行的要求。因此，本专利技术是一种电磁抗 扰能力强、运行安全可靠、综合生存能力显著提高的计算机系统。本专利技术的结构特点是1、 具有多个不同类型的嵌入式CPU芯片分别构成冗余子系统，在专用的互关总线连接 下形成基本的阵列结构。每个连接到总线的器件都具有唯一的地址，可由软件编程设定。其 中，须将某一个冗余子系统配置成为校验模块。2、 这些冗余子系统既可以按照多主机方式分别运行独立的操作系统，又可以配置成为一 主多辅的方式，运行在同一个操作系统之下。阵列中所有CPU最终运行同样的应用程序，根 据同样的输入，得到各自的输出。此时，这些结果在」F.常情况下应能完全一致。3、 所有冗余子系统均经互关总线相互连接，其数据线为并行32位，与控制线分离。控 制信号线只有两条， 一为时钟线CLK， 一为功能信号线FUN。总线时钟采用"动态获取"和"主传主发"模式，可供多主机控制，具有优先级可编程设定、单一数据字校验、时钟校验、 冲突检测和高效仲裁机制。4、 冗余子系统的优先级是动态可变的。可以是等同的，也可以是不等的，,在互关总线 环境下经编程的方式予以选择，即用户程序可以通过编程方式进行各个CPU数据传输优先级 的确定。 一旦某一CPU受到损伤或内部程序出现混乱，其输出结果必定与其它模块的输出不 一致，但并不影响其它CPU的正常工作。此时，不一样的结果能被系统的校验模块检测出来 并被屏蔽(或称"剔除")。所以，系统的最终输出为经过校验的多数结果。本专利技术是一种关键模块高度自治和系统松散耦合的组织模式。这种结构既本文档来自技高网...

【技术保护点】
一种基于互关总线的嵌入式异构ＣＰＵ阵列系统，其特征在于：该系统包括有若干冗余子系统，所有冗余子系统均经互关总线相互连接，形成阵列结构；　所述冗余子系统是由一个ＣＰＵ配接独立的Ｆｌａｓｈ外存模块Ｆ、本地高速内存模块Ｍ、全局信息存储模块Ｔ和外设Ｉ／Ｏ接口模块；　各冗余子系统中所用ＣＰＵ的类型或物理指标互不相同；　所述互关总线为３４线制总线结构，包括有３２条数据线ＤＡＴＡ、１条时钟线ＣＬＫ和１条功能信号线ＦＵＮ，具有完整传输协议；　所有冗余子系统的ＣＰＵ将其３４个通用端口通过“逻辑与”方式与３４线制的所述互关总线相连接，每个连接到所述互关总线的器件都具有唯一的识别标记和优先级；　在系统中有一个冗余子系统配置成为校验模块，系统的最终输出为经过校验的多数结果。

【技术特征摘要】

【专利技术属性】
技术研发人员：满梦华，巨政权，褚杰，周永学，原亮，
申请(专利权)人：原亮，
类型：发明
国别省市：13[中国|河北]