芯片内具可调驱动强度能力的电路单元及其方法技术

本发明专利技术涉及一种在芯片内的电路单元，其包含主电路部与可调配置部。可调配置部包含输出级、复数可调配置级与可调配置金属层。主电路部相邻且连接于可调配置部的输出级。复数可调配置级依序连接于输出级。可调配置金属层连接于输出级。其中，基于复数可调配置级分别与可调配置金属层之间的一连接关系决定电路单元的驱动强度。的驱动强度。的驱动强度。

【技术实现步骤摘要】
芯片内具可调驱动强度能力的电路单元及其方法


[0001]本案是关于集成电路，特别是一种集成电路内具有可调整驱动强度能力的电路元件。

技术介绍

[0002]工程变更单(engineer change order，ECO)技术对于芯片设计与生产相当重要。在芯片之初始布局之后，一般会利用工程变更单来修正芯片初始布局的错误及/或附加功能。所以，于芯片之初始布局之时，会在未使用的布局区域中设计一些工程变更元件，所述这些工程变更元件是尚无功能但具有类似晶体管结构的元件(例如：虚拟晶体管(dummy transistor))，以因应后续可能的工程变更单的需求。由于集成电路是由多层金属层(metal layer)与多层多晶硅层(poly layer)相互重叠而形成的。因此，工程变更单的修改若仅变动愈少层数的金属层，则愈可达到时效与成本控制上的好处。
[0003]然而，因填充的工程变更元件的物理位置并不会像实施全层更改时那样地靠近于所需连接的电路单元，所以导致即使利用工程变更元件仍无法符合电路单元的时序要求。例如，在初始芯片中的电路单元的一布局路径刚好满足一时序要求。当后续需要在此布局路径上添加一个工程变更元件时，所添加的工程变更元件将导致电路单元的新布局路径无法符合时序要求(因长导线的时间延迟)而导致整个布局路径的时序变慢，进而使得整个布局路径不再满足所需的时序要求。

技术实现思路

[0004]本案提供一种位于芯片内的电路单元。在一实施例中，该电路单元是具可调其驱动强度的能力。该电路单元包含主电路部与可调配置部。可调配置部包含输出级、复数可调配置级以及可调配置金属层。复数可调配置级依序连接于输出级。可调配置金属层连接于输出级。主电路部相邻且连接于可调配置部的输出级。其中，基于复数可调配置级分别与该可调配置金属层之间的一连接关系决定电路单元的驱动强度。
[0005]本案另提供一种决定电路单元之驱动强度的方法。在一实施例中，该方法包含：提供电路单元的主电路部；提供电路单元的可调配置部，其中可调配置部包含输出级、复数可调配置级以及可调配置金属层，所述这些可调配置级依序连接于输出级，可调配置金属层连接于输出级，且主电路部相邻且连接于可调配置部的输出级；以及根据所述这些可调配置级与可调配置金属层的连接关系决定电路单元的驱动强度。
[0006]以下在实施方式中详细叙述本案的详细特征以及优点，其内容足以使任何熟习相关技艺者了解本案的
技术实现思路
并据以实施，且根据本说明书所揭露的内容、申请专利范围及图式，任何熟习相关技艺者可轻易地理解本案相关的目的及优点。
附图说明
[0007]下面，将结合附图对本专利技术的优选实施方式进行进一步详细的说明，其中：
[0008]图1为芯片的一实施例的方块概要示意图。
[0009]图2为电路单元为缓冲器的一实施例的布局概要示意图。
[0010]图3为图2的电路概要示意图。
[0011]图4为一个可调配置级并联至输出级的一实施例的布局概要示意图。
[0012]图5为图4的电路概要示意图。
[0013]图6为三个可调配置级并联至输出级的一实施例的布局概要示意图。
[0014]图7为图6的电路概要示意图。
[0015]图8为五个可调配置级并联至输出级的一实施例的布局概要示意图。
[0016]图9为图8的电路概要示意图。
[0017]图10为七个可调配置级并联至输出级的一实施例的布局概要示意图。
[0018]图11为图10的电路概要示意图。
具体实施方式
[0019]为使本案的实施例的上述目的、特征和优点能更明显易懂，下文配合所附图式，作详细说明如下。
[0020]图1为芯片的一实施例的方块概要示意图。请参阅图1，在芯片1中包含至少一具有可调驱动能力的电路单元100。以下，以一个电路单元100为例来进行说明，但其数量并非以此为限。此外，芯片1可包含其他元件，例如为电路单元100的前级的前级电路200、为电路单元100的后级的后级电路300、满足布局的金属密度所填充的填充单元(图未示)或填充于未使用区域的工程变更(engineer change order，ECO)元件(图未示)等，但本案并非以此为限。在一些实施态样中，由于前级电路200以及后级电路300分别为电路单元100的前、后级，因此，电路单元100在布局中通常会邻近于前级电路200与后级电路300来进行设置。此外，为使各个电路之间的连线更为接近，所以工程变更元件是被设置于已相互连线的电路们之外的外部区域。
[0021]电路单元100包含主电路部110以及可调配置部120。电路单元100具有一电路功能，且主电路部110与可调配置部120用以共同实现电路单元100的电路功能。以下，是以电路单元100为缓冲器(buffer)，且主电路部110与可调配置部120用以共同实现电路单元100的缓冲功能为例来进行说明，但本案并非以此为限。在一些实施例中，由于缓冲器可以两级反相器组成。因此，电路单元100的主电路部110可构成一级反相器，且电路单元100的可调配置部120可构成另一级反相器，以共用实现缓冲器的功能。
[0022]图2为电路单元为缓冲器的一实施例的布局概要示意图，且图3为图2的电路概要示意图。请参阅图1至图3，主电路部110相邻且连接于可调配置部120。可调配置部120包含输出级121、复数可调配置级1221
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1227(以七个为例，但其数量并非以此为限)以及可调配置金属层123。一较佳实施态样，输出级121、复数可调配置级1221
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1227的布局安排是一规律排列方式(如图2所示)，以使输出级121、复数可调配置级1221
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1227的金属连线为一直线式，以达到金属连线是可用较短长度的接线方式。
[0023]主电路部110可用以接收一输入信号S1，并根据该输入信号S1产生一中间信号S2。在一些实施例中，主电路部110可包含P型晶体管P3与N型晶体管N3。P型晶体管P3的栅极端与N型晶体管N3的栅极端可透过金属拉线相接，并接收输入信号S1。在一些实施态样中，所
述输入信号S1可来自前级电路200。P型晶体管P3的源极端可透过金属拉线连接到电源金属线VDD，P型晶体管P3的漏极端可透过金属拉线连接到N型晶体管N3的漏极端，且N型晶体管N3的源极端可透过金属拉线连接到接地金属线GND，使得P型晶体管P3与N型晶体管N3可共同产生中间信号S2。于此，因主电路部110构成一级反相器，故中间信号S2反相于输入信号S1，但本案并非以此为限。
[0024]在一些实施例中，主电路部110可更包含至少一P型晶体管P4透过金属拉线并联于P型晶体管P3，以及至少一N型晶体管N4透过金属拉线并联于N型晶体管N3，以增加主电路部110对输出级121的驱动强度。于此，虽仅绘示出一个P型晶体管P4与一个N型晶体管N4，但其数量并非以为限。
[0025]主电路部110相邻于可本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电路单元，是位于一芯片内，该电路单元包含：一主电路部；以及一可调配置部，该可调配置部包含一输出级、复数可调配置级以及一可调配置金属层，其中所述这些可调配置级依序连接于该输出级，且该可调配置金属层连接于该输出级；其中，该主电路部相邻且连接于该可调配置部的该输出级；以及其中，基于所述这些可调配置级分别与该可调配置金属层之间的一连接关系决定该电路单元的一驱动强度。2.如权利要求1所述的电路单元，其中至少一该可调配置级透过该可调配置金属层连接到该输出级，以增强该电路单元的该驱动强度。3.如权利要求1所述的电路单元，其中至少一该可调配置级未透过该可调配置金属层连到该输出级。4.如权利要求1、2、或3所述的电路单元，其中各该可调配置级的组成元件实质上相同该输出级的组成元件。5.如权利要求4所述的电路单元，其中该输出级包含：一第一P型晶体管，具有一第一控制端、一第一连接端与一第二连接端；以及一第一N型晶体管，具有一第二控制端、一第三连接端与一第四连接端；以及各该可调配置级包含：一第二P型晶体管，具有一第三控制端、一第五连接端与一第六连接端；以及一第二N型晶体管，具有一第四控制端、一第七连接端与一第八连接端；其中，所述这些可调配置级的所述这些第二P型晶体管的所述这些第五连接端与所述这些第六连接端分别相互连接；以及其中，所述这些可调配置级的所述这些第二N型晶体管的所述这些第七连接端与所述这些第八连接端分别相互连接；以及其中，该可调配置金属层连接于所述这些可调配置级中至少一者的该第三连接端以及该第二连接端。6.如权利要求5所述的电路单元，其中该第一P型晶体管的该第一连接端连接至该芯片内的一电源金属线，该第一N型晶体管的该第四连接端连接至该芯片内的一接地金属线，且该第一P型晶体管的该第一控制端连接至该第一N型晶体管的该第二控制端。7.如权...

【专利技术属性】
技术研发人员：赛巴斯堤安，
申请(专利权)人：瑞昱新加坡有限公司，
类型：发明
国别省市：