碳化硅半导体器件制造技术

碳化硅半导体器件具备具有第一主面和第二主面的碳化硅衬底，在第一主面上设置有栅极沟槽，所述栅极沟槽由贯通源极区及体区而到达漂移区的侧面和与侧面相连的底面规定，并在与第一主面平行的第一方向上延伸，碳化硅衬底进一步具有：电场缓和区，设置于底面与第二主面之间，在第一方向上延伸，具有第二导电型；以及连接区，将接触区与电场缓和区电连接，具有第二导电型，在从与第一主面垂直的方向俯视观察时，栅极沟槽及电场缓和区位于在第一方向上延伸的假想直线上，接触区具有：第一区域，在假想直线上与连接区相接；以及第二区域，在与第一方向垂直的第二方向上，设置于在与栅极沟槽之间夹着源极区的位置。间夹着源极区的位置。间夹着源极区的位置。

【技术实现步骤摘要】
【国外来华专利技术】碳化硅半导体器件


[0001]本公开涉及碳化硅半导体器件。
[0002]本申请主张以2020年11月30日申请的日本申请第2020
‑
198539号为基础的优先权，引用所述日本申请中记载的全部记载内容。

技术介绍

[0003]作为碳化硅半导体器件之一，公开了一种在形成于层间绝缘膜的接触孔的内侧，与体区连接的接触区沿着栅极沟槽断续地配置的沟槽栅型MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)(例如，专利文献1)。
[0004]在先技术文献
[0005]专利文献
[0006]专利文献1：日本特开2012
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23291号公报

技术实现思路

[0007]本公开的碳化硅半导体器件具备碳化硅衬底，所述碳化硅衬底具有第一主面和与所述第一主面相对的第二主面，所述碳化硅衬底具有：漂移区，具有第一导电型；体区，设置于所述漂移区上，具有与所述第一导电型不同的第二导电型；源极区，以与所述漂移区隔开的方式设置于所述体区上，并且具有所述第一导电型；以及接触区，设置于所述体区上，并且具有所述第二导电型，在所述第一主面上设置有栅极沟槽，所述栅极沟槽由贯通所述源极区及所述体区而到达所述漂移区的侧面和与所述侧面相连的底面规定，并在与所述第一主面平行的第一方向上延伸，所述碳化硅半导体器件进一步具有与所述源极区及所述接触区连接的源电极，所述碳化硅衬底进一步具有：电场缓和区，设置于所述底面与所述第二主面之间，在所述第一方向上延伸，具有所述第二导电型；以及连接区，将所述接触区与所述电场缓和区电连接，具有所述第二导电型，在从与所述第一主面垂直的方向俯视观察时，所述栅极沟槽及所述电场缓和区位于在所述第一方向上延伸的假想直线上，所述连接区在所述假想直线上与所述电场缓和区相接，所述接触区具有：第一区域，在所述假想直线上与所述连接区相接；以及第二区域，在与所述第一方向垂直的第二方向上，设置于在与所述栅极沟槽之间夹着所述源极区的位置。
附图说明
[0008]图1是示出实施方式所涉及的碳化硅半导体器件的结构的立体截面图(其1)。
[0009]图2是示出实施方式所涉及的碳化硅半导体器件的结构的立体截面图(其2)。
[0010]图3是示出实施方式所涉及的碳化硅半导体器件中的层间绝缘膜及第一主面的结构的图。
[0011]图4是示出实施方式所涉及的碳化硅半导体器件中的第一主面的结构的图。
[0012]图5是示出实施方式所涉及的碳化硅半导体器件的结构的截面图(其1)。
[0013]图6是示出实施方式所涉及的碳化硅半导体器件的结构的截面图(其2)。
[0014]图7是示出实施方式所涉及的碳化硅半导体器件的结构的截面图(其3)。
[0015]图8是示出实施方式所涉及的碳化硅半导体器件的结构的截面图(其4)。
[0016]图9是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其1)。
[0017]图10是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其2)。
[0018]图11是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其3)。
[0019]图12是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其4)。
[0020]图13是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其5)。
[0021]图14是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其6)。
[0022]图15是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其7)。
[0023]图17是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其8)。
[0024]图17是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其9)。
[0025]图18是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其10)。
[0026]图19是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其11)。
[0027]图20是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其12)。
[0028]图21是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其13)。
[0029]图22是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其14)。
[0030]图23是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其15)。
[0031]图24是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其16)。
[0032]图25是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其17)。
[0033]图26是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其18)。
[0034]图27是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其19)。
[0035]图28是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其20)。
[0036]图29是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其21)。
[0037]图30是示出短路电流的路径的一例的图。
[0038]图31是示出实施方式的变形例所涉及的碳化硅半导体器件的结构的截面图。
具体实施方式
[0039]本公开要解决的技术问题
[0040]在现有的接触区断续地配置的MOSFET中，不能得到充分的短路耐量。
[0041]本公开的目的在于提供一种能够提高短路耐量的碳化硅半导体器件。
[0042]本公开的效果
[0043]根据本公开，能够提高短路耐量。
[0044]以下对用于实施的方式进行说明。
[0045]本公开的实施方式的说明
[0046]首先，列出本公开的实施方式进行说明。在以下的说明中，对相同或对应的要素标注相同的附图标记，对它们不重复相同的说明。在本说明书中的结晶学的记载中，分别用[]表示单独的晶向，用<>表示组晶向，用()表示单独面，用{}表示组面。另外，结晶学上的
指数为负通常通过将
“‑”
(横杠)标注在数字之上来表现，但在本说明书中，在数字之前标注负的符号。
[0047](1)本公开的一方式所涉及的碳化硅半导体器件具备碳化硅衬底，所述碳化硅衬底具有第一主面和与所述第一主面相对的第二主面，所述碳化硅衬底具有：漂移区，具有第一导电型；体区，设置于所述漂移区上，具有与所述第一导电型不同的第二导电型；源极区，以与所述漂移区隔开的方式设置于所述体区上，并且具有所述第一导电型；以及接触区，设置于所述体区上，并且具有所述第二导电型，在所述第一主面上设置有栅极沟槽，所述栅极沟槽由贯通所述源极区及所述体区而到达所本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种碳化硅半导体器件，所述碳化硅半导体器件具备碳化硅衬底，所述碳化硅衬底具有第一主面和与所述第一主面相对的第二主面，所述碳化硅衬底具有：漂移区，具有第一导电型；体区，设置于所述漂移区上，具有与所述第一导电型不同的第二导电型；源极区，以与所述漂移区隔开的方式设置于所述体区上，并且具有所述第一导电型；以及接触区，设置于所述体区上，并且具有所述第二导电型，在所述第一主面上设置有栅极沟槽，所述栅极沟槽由贯通所述源极区及所述体区而到达所述漂移区的侧面和与所述侧面相连的底面规定，并在与所述第一主面平行的第一方向上延伸，所述碳化硅半导体器件进一步具有与所述源极区及所述接触区连接的源电极，所述碳化硅衬底进一步具有：电场缓和区，设置于所述底面与所述第二主面之间，在所述第一方向上延伸，具有所述第二导电型；以及连接区，将所述接触区与所述电场缓和区电连接，具有所述第二导电型，在从与所述第一主面垂直的方向俯视观察时，所述栅极沟槽及所述电场缓和区位于在所述第一方向上延伸的假想直线上，所述连接区在所述假想直线上与所述电场缓和区相接，所述接触区具有：第一区域，在所述假想直线上与所述连接区相接；以及第二区域，在与所述第一方向垂直的第二方向上，设置于在与所述栅极沟槽之间夹着所述源极区的位置。2.根据权利要求1所述的碳化硅半导体器件，其中，所述栅极沟槽以第一周期与所述假想直线重叠地设置有多个，在从与所述第一主面垂直的方向俯视观察时，所述连接区设置于在所述第一方向上相邻的所述栅极沟槽之间。3.根据权利要求2所述的碳化硅半导体器件，其中，...

【专利技术属性】
技术研发人员：斋藤雄，
申请(专利权)人：住友电气工业株式会社，
类型：发明
国别省市：