一种纵向单PN结MOS管及其制备方法技术

本发明专利技术旨在提供一种纵向单PN结MOS管及其制备方法，纵向单PN结MOS管，包括底层、中间层、上层、栅极、源极、漏极、氧化物层Ⅰ；底层为N型半导体或P型半导体；底层为N型半导体时，中间层为P型掺入区，上层为N型掺入区；底层为P型半导体时，中间层为N型掺入区，上层为P型掺入区；上层设于中间层顶面的中部，上层的横截面小于中间层的横截面；氧化物层Ⅰ设于中间层的顶面上，源极、漏极设于氧化物层Ⅰ的顶面上，位于上层的前后两侧；栅极设于氧化物层Ⅰ的顶面上；底层设有接电端。本发明专利技术的新型MOS管在耐压跟传统结构保持一致的条件下，实现更小的终端面积，同时可以用分辨率较低的光刻设备获得较大规模半导体电路。半导体电路。半导体电路。

【技术实现步骤摘要】
一种纵向单PN结MOS管及其制备方法


[0001]本专利技术涉及半导体功率器件
，具体为一种纵向单PN结MOS管及其制备方法。

技术介绍

[0002]MOS是80年代以来发展迅猛的一种半导体功率器件，其在数字电路领域的贡献非常大，作为一种半导体器件，既能够实现电路的通，又能够实现电路的断；
[0003]MOS的结构主要为从上往下依次是金属、氧化层、掺杂的半导体材料。现有MOSFET技术有很多，此技术体积较大，且有体二极管的存在，无法真正意义上做到双向导通，而是生产过程中需要多次曝光沉积，导致良品率下降，工艺复杂，成本高；即此技术不是最优化的。

技术实现思路

[0004]本专利技术提供一种纵向单PN结MOS管及其制备方法，该MOS管在耐压跟传统结构保持一致的条件下，实现更小的终端面积没有体二极管，减少曝光、沉积，刻蚀次数的成本，同时可以用分辨率较低的光刻设备获得较大规模半导体电路。
[0005]所述的纵向单PN结MOS管，包括底层、中间层、上层、栅极、源极、漏极、氧化物层Ⅰ；所述的底层为N型半导体或P型半导体；
[0006]底层为N型半导体时，中间层为P型掺入区，上层为N型掺入区；
[0007]底层为P型半导体时，中间层为N型掺入区，上层为P型掺入区；
[0008]所述的上层设于中间层顶面的中部，上层的横截面小于中间层的横截面；
[0009]所述的氧化物层Ⅰ设于除去上层所在的中间层的顶面上，所述的源极、漏极设于氧化物层Ⅰ的顶面上，位于上层的前后两侧；所述的栅极设于氧化物层Ⅰ的顶面上，与上层之间通过氧化物层Ⅱ分隔，栅极与源极和漏极不接触；所述的底层设有接电端。
[0010]当底层为N型半导体时，底层的接电端连接高电平；当底层为P型半导体时，底层的接电端连接负电。
[0011]所述的上层的左右侧面和顶面上为氧化物层Ⅱ所覆盖，所述的栅极成门形，分别与上层左右侧面和顶面氧化物层Ⅱ接触。
[0012]所述的源极和漏极与上层的前后侧面接触，源极和漏极与上层的接触面和上层的前后侧面大小一致。
[0013]所述的中间层和上层的厚度小于该层的耗尽层宽度W的2倍值，即小于2W；
[0014]所述的耗尽层宽度W的计算公式为：
[0015][0016]其中，Na代表受主掺杂浓度，Nd代表施主掺杂浓度，ε
s
代表半导体的介电常熟，ψ
si
代表内建电势加外接电势；
[0017]所述的内建电势ψ
si
的计算公式为：
[0018][0019]其中，N
a
代表受主掺杂浓度，N
d
代表施主掺杂浓度，K代表玻尔兹曼常量，T代表环境温度，q代表元电荷量，n代表本征载流子浓度，V代表外接电势。
[0020]本专利技术还提供了一种纵向单PN结MOS管的制备方法，包括以下步骤：
[0021]A、根据所需求的不同耐压等级选择不同电阻率的N型半导体或P型半导体，晶元切割合适的厚度，剖光，得到下层；
[0022]B、在下层顶面沉积一层硅，得到硅层a，若下层为N型半导体，则对硅层a进行P型注入，若下层为P型半导体，则对硅层a进行N型注入；注入完成后得到中间层；
[0023]C、在中间层顶面上沉积一层硅，得到硅层b，若下层为N型半导体，则对硅层b进行N型注入，若下层为P型半导体，则对硅层b进行P型注入；注入完成后得到上层；
[0024]D、在上层进行激光刻蚀，刻蚀去掉周围部分，使得上层的横截面小于中间层的横截面，然后在中间层的顶面、上层左右侧面和顶面上进行氧化层沉积，然后进行金属沉积，然后进行金属层光刻刻蚀，得到栅极、源极、漏极。
[0025]原理：当底层为P型半导体中层为N型半导体顶层为P型半导体时，顶层P型半导体、底层为P型半导体会自发的与中层N型半导体形成耗尽区。顶层半导体的载流子因为漂移运动和扩散运动而减少，而底部施加低电平使内建电场人为增大加剧顶层P区载流子——空穴向中层漂移，进一步减少顶层半导体的载流子数量达到截止的效果。栅极接高电平时靠近栅极氧化物表面会克服内建电场，吸引自由电子，该位置原来的耗尽区会吸引大量自由电子形成N沟道进而导通。
[0026]本专利技术提供的纵向单PN结MOS管，采用了纵向PN结NMOS设计方法，在耐压跟传统结构保持一致的条件下，实现更小的终端面积没有体二极管，较少曝光、沉积，刻蚀次数的低成本，同时可以用分辨率较低的光刻设备获得较大规模半导体电路。
[0027]本专利技术上层的横截面小于中间层的横截面的结构设计，能够使得栅极布线更为方便。
[0028]本专利技术的mos管体积相对于现有技术更小，主要体现在宽度上减小了2/5以上，能够更好的节约空间和成本，具有良好的应用前景。
附图说明
[0029]图1是本专利技术实施例1和2的纵向单PN结MOS管的结构示意图图；
[0030]图2是本专利技术实施例1和2的纵向单PN结MOS管去掉前侧面的金属电极后的结构示意图图；
[0031]图中各序号和名称如下：
[0032]1‑
底层，2
‑
中间层，3
‑
上层，4
‑
栅极，5
‑
源极，6
‑
漏极，7
‑
氧化物层，8
‑
接电端，9
‑
氧化物层Ⅱ。
具体实施方式
[0033]下面结合附图通过具体实施例对本专利技术进行详细说明。
[0034]实施例1
[0035]如图1和2所示，所述的纵向单PN结MOS管，包括底层1、中间层2、上层3、栅极4、源极5、漏极6、氧化物层Ⅰ7；所述的底层1为N型半导体或P型半导体；
[0036]底层1为N型半导体，中间层2为P型掺入区，上层3为N型掺入区；
[0037]所述的上层3设于中间层2顶面的中部，上层3的横截面小于中间层2的横截面；
[0038]所述的氧化物层Ⅰ7设于除去上层3所在的中间层2的顶面上，所述的源极5、漏极6设于氧化物层Ⅰ7的顶面上，位于上层3的前后两侧；所述的栅极4设于氧化物层Ⅰ7的顶面上，与上层3之间通过氧化物层Ⅱ9分隔，栅极4与源极5和漏极6不接触；所述的底层1设有接电端8，底层1的接电端8连接高电平。
[0039]所述的上层3的左右侧面和顶面上为氧化物层Ⅱ9所覆盖，所述的栅极4成门形，分别与上层3左右侧面和顶面氧化物层Ⅱ9接触。
[0040]所述的源极5和漏极6与上层3的前后侧面接触，源极5和漏极6与上层3的接触面和上层3的前后侧面大小一致。
[0041]所述的中间层2和上层3的厚度小于该层的耗尽层宽度W的2倍值；
[0042]所述的耗尽层宽度W的计算公式为：
[0043][0044]其中，Na代表受主掺杂浓度，Nd代表施主掺杂浓度，ε
s
代表半导体的介电常熟，ψ
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【技术保护点】

【技术特征摘要】
1.一种纵向单PN结MOS管，包括底层(1)、中间层(2)、上层(3)、栅极(4)、源极(5)、漏极(6)、氧化物层Ⅰ(7)；其特征在于：所述的底层(1)为N型半导体或P型半导体；底层(1)为N型半导体时，中间层(2)为P型掺入区，上层(3)为N型掺入区；底层(1)为P型半导体时，中间层(2)为N型掺入区，上层(3)为P型掺入区；所述的上层(3)设于中间层(2)顶面的中部，上层(3)的横截面小于中间层(2)的横截面；所述的氧化物层Ⅰ(7)设于除去上层(3)所在的中间层(2)的顶面上，所述的源极(5)、漏极(6)设于氧化物层Ⅰ(7)的顶面上，位于上层(3)的前后两侧；所述的栅极(4)设于氧化物层Ⅰ(7)的顶面上，与上层(3)之间通过氧化物层Ⅱ(9)分隔，栅极(4)与源极(5)和漏极(6)不接触；所述的底层(1)设有接电端(8)。2.如权利要求1所述的纵向单PN结MOS管，其特征在于：当底层(1)为N型半导体时，底层(1)的接电端(8)连接高电平；当底层(1)为P型半导体时，底层(1)的接电端(8)连接负电。3.如权利要求1所述的纵向单PN结MOS管，其特征在于：所述的上层(3)的左右侧面和顶面上为氧化物层Ⅱ(9)所覆盖，所述的栅极(4)成门形，分别与上层(3)左右侧面和顶面氧化物层Ⅱ(9)接触。4.如权利要求1所述的纵向单PN结MOS管，其特征在于：所述的源极(5)和漏极(6)与上层(3)的前后侧面接触，源极(5)和漏极(6)与上层(3)的接触面和上层(3)的前后侧面大小一致。5.如权利要求1所述...

【专利技术属性】
技术研发人员：靳龙，李耀河，宋智文，李育林，张一楠，赵恒，
申请(专利权)人：广西科技大学，
类型：发明
国别省市：