【技术实现步骤摘要】
近零等待时间模拟双二阶无限脉冲响应滤波器
[0001]本专利技术涉及近零等待时间模拟双二阶无限脉冲响应滤波器。
技术介绍
[0002]现场可编程门阵列(FPGA)和数字信号处理器(DSP)在很大程度上垄断了处理数字信号的市场。虽然这些集成电路(IC)和数字处理器具有令人惊异的能力,但是它们都遭受由模拟信号转换成数字信号以进行处理以及从数字转换回模拟所造成的等待时间(latency)的负担。为了使用数字架构来处理模拟输入信号,模拟输入信号最低限度地必须由模数转换器(ADC)转换成数字、经过数字通信协议以进入一个或更多个处理核心、经历处理算法、然后由数模转换器(DAC)转换回模拟。这些步骤中的各个步骤皆将等待时间引入模拟信号。这种ADC转换和后面接着的DAC转换是耗时的过程,其导致等待时间、因A
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D转换和D
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A转换而增加的噪声、以及信号处理中的其它低效率。
技术实现思路
[0003]下面参照下面列出的附图来详细描述所公开的示例。提供以下概要来例示本文所公开的实现。然而,这并 ...
【技术保护点】
【技术特征摘要】
1.一种用于对射频RF信号进行采样的模拟无限脉冲响应IIR滤波器,所述模拟无限脉冲响应IIR滤波器包括:放大器(108),所述放大器工作以接收所述RF信号,并且生成与接收到的RF信号相对应的正输出信号(110),以及作为所述接收到的RF信号的负版本的负输出信号(112);第一延时电路(312、406、510),所述第一延时电路联接至所述正输出信号,所述第一延时电路工作以造成与希望采样频率相对应的预定延迟(314、408),所述第一延时电路连接至第一组可变增益放大器(212),所述第一组可变增益放大器工作以放大所述正输出信号,从而建立第一组系数;第二延时电路(316、410、512),所述第二延时电路连接至第二组可变增益放大器(220),所述第二组可变增益放大器工作以放大所述正输出信号,从而建立第二组系数,所述第二延时电路工作以造成与所述希望采样频率相对应的所述预定延迟(318、412),其中,所述第一组可变增益放大器和所述第二组可变增益放大器联接至一组功率组合器组件(130),所述一组功率组合器组件用作求和结点,以组合具有所述第一组系数和所述第二组系数的经延迟的正输出信号;第三延时电路(414、514),所述第三延时电路联接至所述放大器的负输出端,所述第三延时电路工作以造成与所述希望采样频率相对应的所述预定延迟(416),所述第三延时电路连接至第三组可变增益放大器,所述第三组可变增益放大器工作以放大所述负输出信号,从而建立第三组系数;以及第四延时电路(516),所述第四延时电路工作以造成与所述希望采样频率相对应的所述预定延迟,所述第四延时电路连接至第四组可变增益放大器,所述第四组可变增益放大器工作以放大经延迟的负输出信号,从而建立第四组系数,其中,所述第三组可变增益放大器和所述第四组可变增益放大器联接至所述一组功率组合器组件(130),以组合具有所述第三组系数和所述第四组系数的经延迟的负输出信号。2.根据权利要求1所述的模拟无限脉冲响应IIR滤波器,所述模拟无限脉冲响应IIR滤波器还包括:功率组合器,所述功率组合器处于所述一组功率组合器组件(130)中,所述功率组合器工作以对具有所述第一组系数和所述第二组系数的所述经延迟的正输出信号中的各个正输出信号与具有所述第三组系数和所述第四组系数的所述经延迟的负输出信号中的各个负输出信号求和,其中,对所述经延迟的正输出信号和所述经延迟的负输出信号求和用于减少模拟输出信号中的系数总数。3.根据权利要求2所述的模拟无限脉冲响应IIR滤波器,其中,所述经延迟的正输出信号包括五个经延迟的正输出信号,所述经延迟的负输出信号包括五个经延迟的负输出信号,并且其中,一组功率组合器对所述经延迟的正输出信号和所述经延迟的负输出信号求和,以将所述系数总数从十个系数减少至五个系数。4.根据权利要求1所述的模拟无限脉冲响应IIR滤波器,其中,所述模拟无限脉冲响应IIR滤波器是采用直接形式一的模拟双二阶滤波器。5.根据权利要求1所述的模拟无限脉冲响应IIR滤波器,其中,所述模拟无限脉冲响应IIR滤波器是采用直接形式二的模拟双二阶滤波器。6.根据权利要求1所述的模拟无限脉冲响应IIR滤波器,所述模拟无限脉冲响应IIR滤
波器还包括:一组可选择性切换的延时电路,所述一组可选择性切换的延时电路包括开关器件(310、402)和第一延时电路,所述第一延时电路能够造成第一延时和第二延时,其中,所述第一延时的长度比所述第二延时短,所述开关器件能配置为在所述第一延时与所述第二延时之间切换,以选择性地修改延迟时间。7.根据权利要求1所述的模拟无限脉冲响应IIR滤波器,其中,可配置的可变增益放大器被配置成,将选定系数衰减至最大衰减,从而致使所述选定系数在由功率组合器组件将所述选定系数与相反的...
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