用于芯片上电自动校准的装置和方法制造方法及图纸

本发明专利技术公开一种用于芯片上电自动校准的装置和方法，所述装置与所述芯片封装在一起，所述装置包括：FUSE逻辑控制器、FUSE阵列、被校准寄存器和外部校准接口；所述FUSE逻辑控制器和所述FUSE阵列电连接；所述FUSE逻辑控制器与所述外部校准接口均连接于所述芯片的内部总线；所述外部校准接口用于将所述FUSE阵列的所有存储单元的烧录值通过所述内部总线传输至所述FUSE逻辑控制器中；执行烧录时，所述FUSE逻辑控制器基于所述烧录值对所述FUSE阵列执行烧录操作；上电trim时，所述FUSE阵列中的值基于所述FUSE逻辑控制器通过所述内部总线trim至所述被校准寄存器中。trim至所述被校准寄存器中。trim至所述被校准寄存器中。

【技术实现步骤摘要】
用于芯片上电自动校准的装置和方法


[0001]本专利技术涉及芯片测试
，更具体地，涉及一种用于芯片上电自动校准的装置和方法。

技术介绍

[0002]EFUSE技术广泛应用于对芯片在量产时候的内部参数微调，对于大规模量产芯片时，稳定而又快速、简洁的烧录方式能够大大提高新盘量产的良率。
[0003]现有的ADC芯片在出厂时需要进行校准操作，对电压以及内部时钟进行校准操作；测试成本已经成为芯片成本的重要组成部分，减少测试时间具有经济效益；现有的上电trim电路存在上电trim以及烧录时间长，测试成本增加，可控性不足等问题。可靠的上电校准方案，对于芯片的稳定工作具有重要作用。
[0004]现有技术在模块层面提出了用于控制FUSE的各种方式，但是在系统层面缺乏可靠的，有效的架构设计。

技术实现思路

[0005]本专利技术的目的是提出一种用于芯片上电自动校准的装置和方法，能够减少烧录时间和校准时间。
[0006]基于上述目的，本专利技术提供了一种用于芯片上电自动校准的装置，所述装置与所述芯片封装在一起，所述装置包括：
[0007]FUSE逻辑控制器、FUSE阵列、被校准寄存器和外部校准接口；
[0008]所述FUSE逻辑控制器和所述FUSE阵列电连接；
[0009]所述FUSE逻辑控制器与所述外部校准接口均连接于所述芯片的内部总线；
[0010]所述外部校准接口用于将所述FUSE阵列的所有存储单元的烧录值通过所述内部总线传输至所述FUSE逻辑控制器中；
[0011]执行烧录时，所述FUSE逻辑控制器基于所述烧录值对所述FUSE阵列执行烧录操作；
[0012]上电trim时，所述FUSE阵列中的值基于所述FUSE逻辑控制器通过所述内部总线trim至所述被校准寄存器中。
[0013]可选方案中，所述FUSE阵列的第0byte的8bit作为空片检测以及锁定标志位，当所述第0byte的高4bit位写入设定值时，标志所述FUSE阵列被锁定，不能被烧录。
[0014]可选方案中，所述FUSE阵列的第0byte的低4bit为全0时，标志所述FUSE阵列为空片，上电不进行tirm操作；当第0byte的低4bit写入任意非0值，标志所述FUSE阵列为非空片，上电时将所述FUSE阵列中的值trim至所述被校准寄存器中。
[0015]可选方案中，所述FUSE逻辑控制器具有第一寄存器，所述烧录值存储在所述第一寄存器中。
[0016]可选方案中，所述FUSE逻辑控制器具有第二寄存器；根据所述被校准寄存器的数
量和空间，确定FUSE阵列的地址区间，并将所述地址的值存储在所述第二寄存器中，从而控制所述FUSE逻辑控制器上电trim的区间范围。
[0017]可选方案中，所述芯片包括ADC芯片。
[0018]本专利技术还提供了一种用于芯片上电自动校准的方法，包括：
[0019]FUSE阵列的所有存储单元的初始状态为未烧断状态，初始值为0；
[0020]预先将FUSE阵列的各存储单元的待烧录值通过所述芯片的内部总线存储在FUSE逻辑控制器中，其中需要执行烧录的存储单元的所述烧录值为1，不需要执行烧录的存储单元的所述烧录值为0；
[0021]执行烧录时，基于所述烧录值对所述FUSE阵列执行烧录操作，使相应存储单元的FUSE值变为1，对于未执行烧录的存储单元，执行地址跳过操作；
[0022]上电trim时，将烧录后的所述FUSE阵列的值基于所述FUSE逻辑控制器通过所述内部总线trim至被校准寄存器中。
[0023]可选方案中，所述FUSE阵列的第0byte的8bit作为空片检测以及锁定标志位，当所述第0byte的高4bit位写入设定值时，标志所述FUSE阵列被锁定，不能被烧录。
[0024]可选方案中，当所述FUSE阵列的第0byte的低4bit为全0时，标志所述FUSE阵列为空片，上电不进行tirm操作；当第0byte的低4bit写入任意非0值，标志所述FUSE阵列为非空片，上电时将所述FUSE阵列中的值trim至所述被校准寄存器中。
[0025]可选方案中，所述FUSE逻辑控制器具有第二寄存器；根据所述被校准寄存器的数量和空间，确定FUSE阵列的地址区间，并将所述地址的值存储在所述第二寄存器中，从而控制所述FUSE逻辑控制器上电trim的区间范围。
[0026]本专利技术的有益效果在于：
[0027]a)对于非trim的地址在烧录FUSE时执行跳过操作，大幅减少烧录时间，降低测试成本。
[0028]b)增加空片检测特性，空片FUSE阵列上电时不进行校准操作，保持电路的稳定性。
[0029]c)上电校准区间可控，有效利用FUSE阵列空间，减少上电校准时间。
[0030]d)安全性设计，用户不能通过任何手段更改FUSE阵列中的值。
[0031]e)精简设计，通过单个byte烧录以及读取的方式，尽可能减少FUSE逻辑控制器内部寄存器的使用。
[0032]本专利技术具有其它的特性和优点，这些特性和优点从并入本文中的附图和随后的具体实施方式中将是显而易见的，或者将在并入本文中的附图和随后的具体实施方式中进行详细陈述，这些附图和具体实施方式共同用于解释本专利技术的特定原理。
附图说明
[0033]通过结合附图对本专利技术示例性实施例进行更详细的描述，本专利技术的上述以及其它目的、特征和优势将变得更加明显。
[0034]图1示出了现有技术一种用于芯片上电自动校准的装置的结构示意图。
具体实施方式
[0035]下面将更详细地描述本专利技术。虽然本专利技术提供了优选的实施例，然而应该理解，可
以以各种形式实现本专利技术而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了使本专利技术更加透彻和完整，并且能够将本专利技术的范围完整地传达给本领域的技术人员。
[0036]实施例1
[0037]本实施例提供了一种用于芯片上电自动校准的装置，所述装置与所述芯片封装在一起，所述装置包括：
[0038]FUSE逻辑控制器、FUSE阵列、被校准寄存器和外部校准接口；
[0039]所述FUSE逻辑控制器和所述FUSE阵列电连接；
[0040]所述FUSE逻辑控制器与所述外部校准接口均连接于所述芯片的内部总线；
[0041]所述外部校准接口用于将所述FUSE阵列的所有存储单元的烧录值通过所述内部总线传输至所述FUSE逻辑控制器中；
[0042]执行烧录时，所述FUSE逻辑控制器基于所述烧录值对所述FUSE阵列执行烧录操作；
[0043]上电trim时，所述FUSE阵列中的值基于所述FUSE逻辑控制器通过所述内部总线trim至所述被校准寄存器中。
[0044]本实施例中，该装置具有安全保护机制。FUSE控制逻辑对用户不可见，FUSE逻辑控制器内部的寄存器使用KEY保护，操作FUSE控制逻辑之前，需解锁KEY本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于芯片上电自动校准的装置，其特征在于，所述装置与所述芯片封装在一起，所述装置包括：FUSE逻辑控制器、FUSE阵列、被校准寄存器和外部校准接口；所述FUSE逻辑控制器和所述FUSE阵列电连接；所述FUSE逻辑控制器与所述外部校准接口均连接于所述芯片的内部总线；所述外部校准接口用于将所述FUSE阵列的所有存储单元的烧录值通过所述内部总线传输至所述FUSE逻辑控制器中；执行烧录时，所述FUSE逻辑控制器基于所述烧录值对所述FUSE阵列执行烧录操作；上电trim时，所述FUSE阵列中的值基于所述FUSE逻辑控制器通过所述内部总线trim至所述被校准寄存器中。2.根据权利要求1所述的用于芯片上电自动校准的装置，其特征在于，所述FUSE阵列的第0byte的8bit作为空片检测以及锁定标志位，当所述第0byte的高4bit位写入设定值时，标志所述FUSE阵列被锁定，不能被烧录。3.根据权利要求2所述的用于芯片上电自动校准的装置，其特征在于，所述FUSE阵列的第0byte的低4bit为全0时，标志所述FUSE阵列为空片，上电不进行tirm操作；当第0byte的低4bit写入任意非0值，标志所述FUSE阵列为非空片，上电时将所述FUSE阵列中的值trim至所述被校准寄存器中。4.根据权利要求1所述的用于芯片上电自动校准的装置，其特征在于，所述FUSE逻辑控制器具有第一寄存器，所述烧录值存储在所述第一寄存器中。5.根据权利要求1所述的用于芯片上电自动校准的装置，其特征在于，所述FUSE逻辑控制器具有第二寄存器；根据所述被校准寄存器的数量和空间，确定FUSE阵列的地址区间，并将所述地址的值存储在所述第二寄存器中，从而控制所述FUSE逻辑控制器上...

【专利技术属性】
技术研发人员：周常瑞，李栋，殷亚东，梁翔，
申请(专利权)人：苏州领慧立芯科技有限公司，
类型：发明
国别省市：