一种用于中频调制和调解信号的硬件装置制造方法及图纸

本实用新型专利技术公开了一种用于中频调制和调解信号的硬件装置，其包括两两相互连接的FPGA模块、DSP模块和CPLD模块；FPGA模块分别与BPI闪存、两路DAC模块、两路ADC模块相连；DSP模块分别与DDR3内存、NOR闪存、QSPI闪存相连；CPLD模块分别与EMMC内存、单片机相连。本实用新型专利技术采用板卡化、标准化、系列化的设计思路，适用于中频信号的调制和解调的同时，保证了通用性，还使设备具有良好的可维修性，并最终使得本硬件装置满足177.5mm

【技术实现步骤摘要】
一种用于中频调制和调解信号的硬件装置


[0001]本技术涉及信号处理领域，具体涉及一种用于中频调制和调解信号的硬件装置。

技术介绍

[0002]按频率的高低来划分时，中频是指频段由300KHz到3000KHz的频率，多数作AM电台；按其在电路中的位置与作用来划分时：IF中频是指高频信号经过变频而获得的一种信号。为了使放大器能够稳定的工作和减小干扰，一般的接收机都要将高频信号变为中频信号，因此中频信号的调制和解调常常使用在各种通信设备当中。
[0003]申请号为201610962112.4的中国专利公开了一种中频调制器、中频解调器及多波形融合装置，该装置也可以进行中频调制和解调，但是该装置的各个器件为独立的器件，难以进行板载集成，使得其体积较大，不便于使用在小型化设备中。

技术实现思路

[0004]针对现有技术中的上述不足，本技术提供的一种用于中频调制和调解信号的硬件装置解决了现有中频调制解调器体积大、不便于进行板载集成的问题。
[0005]为了达到上述专利技术目的，本技术采用的技术方案为：
[0006]提供一种用于中频调制和调解信号的硬件装置，其包括两两相互连接的FPGA模块、DSP模块和CPLD模块；
[0007]FPGA模块分别与BPI闪存、两路DAC模块、两路ADC模块相连；
[0008]DSP模块分别与DDR3内存、NOR闪存、QSPI闪存相连；
[0009]CPLD模块分别与EMMC内存、单片机相连；
[0010]FPGA模块包括型号为JFM7VX690T20的处理芯片；DSP模块包括型号为FT
‑
M6678N的处理器；CPLD模块包括型号为HWD2210MCFBGA324的处理芯片；
[0011]FPGA模块通过16位EMIF总线与DSP模块进行并行数据交换；FPGA模块通过4路SRIO x4总线与DSP模块进行串行数据交换。
[0012]进一步地，BPI闪存的型号为JFM29GL256
‑
E56；DDR3内存的型号为SM41J256M16M；ADC模块的型号为JAD9268；DAC模块的型号为SDA9739K；NOR闪存的型号为MT28EW256ABA1LJS
‑
0SIT；单片机的型号为GD32E103；
[0013]DDR3内存为4片，分别挂接于DSP模块的DDR3 EMIF接口；NOR闪存挂接于DSP模块的EMIF16接口；
[0014]ADC模块通过LVDS接口与FPGA模块相连；
[0015]DAC模块的DB0引脚和DB1引脚分别与FPGA模块的相邻HP BANK引脚相连；DAC模块的DCO引脚和DCI引脚分别与FPGA模块的MRCC引脚或SRCC引脚相连；DAC模块的SYNC引脚与FPGA模块的IO引脚相连。
[0016]进一步地，还包括型号为GM4526C的时钟模块，该时钟模块分别连接FPGA模块、ADC
模块和DAC模块。
[0017]进一步地，还包括25MHz 1.8V COMS单端时钟和125MHz HCSL差分时钟；25MHz 1.8V COMS单端时钟分别与DSP模块的CORE CLK引脚、PASS CLK引脚、DDR CLK引脚相连；125MHz HCSL差分时钟与DSP模块的SRIO0_CLK引脚相连。
[0018]进一步地，还包括两路百兆网接口，两路百兆网接口分别通过EMIF总线和SPI接口连接DSP模块；百兆网接口中的以太网协议栈芯片型号为CH395L芯片。
[0019]进一步地，还包括与CPLD模块相连接的型号为B26LV31TF的RS422发送芯片；以及与CPLD模块相连接的型号为B26LV32TF的RS422接收芯片。
[0020]进一步地，还包括与FPGA模块的LVTTL引脚相连接的型号为SM164245的隔离驱动器；以及与FPGA模块调试引脚相连接的型号为MAX3232EUE+的RS232电平转换芯片。
[0021]本技术的有益效果为：本技术采用板卡化、标准化、系列化的设计思路，适用于中频信号的调制和解调的同时，保证了通用性，还使设备具有良好的可维修性，并最终使得本硬件装置满足177.5mm(长)
×
135mm(宽)
×
2mm(板厚)的要求。
附图说明
[0022]图1为本硬件装置的结构框图；
[0023]图2为DSP模块的连接示意图；
[0024]图3为CPLD模块的连接示意图；
[0025]图4为ADC模块原理框图；
[0026]图5为DAC模块原理框图；
[0027]图6为时钟设计框图；
[0028]图7为电源方案拓扑图；
[0029]图8为DSP模块上电顺序示意图；
[0030]图9为DSP模块上电时间要求图。
具体实施方式
[0031]下面对本技术的具体实施方式进行描述，以便于本
的技术人员理解本技术，但应该清楚，本技术不限于具体实施方式的范围，对本
的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本技术的精神和范围内，这些变化是显而易见的，一切利用本技术构思的专利技术创造均在保护之列。
[0032]如图1所示，该用于中频调制和调解信号的硬件装置包括两两相互连接的FPGA模块、DSP模块和CPLD模块；
[0033]FPGA模块分别与BPI闪存、两路DAC模块、两路ADC模块相连；
[0034]DSP模块分别与DDR3内存、NOR闪存、QSPI闪存相连；
[0035]CPLD模块分别与EMMC内存、单片机相连。
[0036]在具体实施过程中，FPGA模块接收ADC模块采集的数据并进行预处理后送入DSP模块进行解调计算，解调结果经过网口输出。FPGA模块通过DAC模块进行中频输出。本硬件装置选用型号为JFM7VX690T20的处理芯片，其内部可编程资源非常丰富，具备3600个乘法器、693120左右逻辑单元、52.9Mb Block RAM、可配置逻辑单元、时钟管理模块、PCIE、GTH等资
源，可实现高性能数字信号处理、大容量的逻辑运算等应用，具有高带宽的数据吞吐能力完成对中频信号的预处理。
[0037]JFM7VX690T20配置1片容量为256M的BPI Flash(BPI闪存)，支持位宽16bit或8bit，型号为JFM29GL256
‑
E56，封装形式为CSOP56。JFM7VX690T20与DSP模块之间支持16位EMIF总线，用于DSP模块与FPGA模块进行并行数据交换。JFM7VX690T20与DSP之间支持4路SRIO x4总线，用于DSP模块与FPGA模块进行串行高速数据交换。
[0038]如图2所示，DSP模块的型号为FT
‑
M6678N。DSP模块与FPGA模本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于中频调制和调解信号的硬件装置，其特征在于，包括两两相互连接的FPGA模块、DSP模块和CPLD模块；FPGA模块分别与BPI闪存、两路DAC模块、两路ADC模块相连；DSP模块分别与DDR3内存、NOR闪存、QSPI闪存相连；CPLD模块分别与EMMC内存、单片机相连；FPGA模块包括型号为JFM7VX690T20的处理芯片；DSP模块包括型号为FT
‑
M6678N的处理器；CPLD模块包括型号为HWD2210MCFBGA324的处理芯片；FPGA模块通过16位EMIF总线与DSP模块进行并行数据交换；FPGA模块通过4路SRIO x4总线与DSP模块进行串行数据交换。2.根据权利要求1所述的用于中频调制和调解信号的硬件装置，其特征在于，BPI闪存的型号为JFM29GL256
‑
E56；DDR3内存的型号为SM41J256M16M；ADC模块的型号为JAD9268；DAC模块的型号为SDA9739K；NOR闪存的型号为MT28EW256ABA1LJS
‑
0SIT；单片机的型号为GD32E103；DDR3内存为4片，分别挂接于DSP模块的DDR3 EMIF接口；NOR闪存挂接于DSP模块的EMIF16接口；ADC模块通过LVDS接口与FPGA模块相连；DAC模块的DB0引脚和DB1引脚分别与FPGA模块的相邻HP BANK引脚相连；DAC模块的DCO引脚和DCI引脚分别与F...

【专利技术属性】
技术研发人员：刘继鹏，吴凌华，魏林林，蒋海涛，侯敬元，梁晓峰，雷兴明，王晨，伍杨飞，张崇谦，
申请(专利权)人：成都秀为科技发展有限公司，
类型：新型
国别省市：