一种基于帧结构的GPU并行计算QPSK相干解调方法技术

本发明专利技术涉及GPU并行技术技术领域，具体涉及一种基于帧结构的GPU并行计算QPSK相干解调方法，主要包括位同步和载波同步以及符号判决，一帧数据采用并行处理方案，位同步误差和载波同步误差一帧更新一次，一帧采用相同的位同步插值位置和载波同步相位补偿。当信道条件良好，频偏波动很小时，帧长可以很大，并行度增大运行速度随之增大；由于gardner位同步算法可以独立于载波同步运行，故本方法先对IQ数据进行位同步，位同步后一个符号一个采样点，数据量大幅减小，随后给载波同步模块；载波同步采用鉴频和鉴相相结合的方案，使环路锁定更稳定，抗频偏能力更强。抗频偏能力更强。抗频偏能力更强。

【技术实现步骤摘要】
一种基于帧结构的GPU并行计算QPSK相干解调方法


[0001]本专利技术涉及GPU并行技术
，具体涉及一种基于帧结构的GPU并行计算QPSK相干解调方法。

技术介绍

[0002]传统的QPSK解调大多采用专门的芯片或FPGA实现，随着近几年GPU芯片的发展，GPU应用范围越来越广，使得GPU应用到QPSK实时解调成为可能，凭借GPU强大的并行运算能力，在中低符号率的场合逐步得到应用。且GPU开发具有开发周期短，灵活修改的特点，近几年GPU用于解调越来越受到重视。
[0003]QPSK相干解调需要载波同步和位同步，载波同步原理框图如图1所示，AD数据经过正交下变频和匹配滤波器得到基带IQ数据，基带IQ数据经过载波同步模块得到误差电压，反馈到NCO，最终完成载波锁定，实现QPSK相干解调；位同步模块原理框图如图2所示，由于输入I和Q的采样数据采样率比较低，且最佳采样点未知，故需要位同步模块鉴别位同步误差，根据位同步误差调整I和Q的插值位置，得到最佳采样点。
[0004]论文“高性能并行QPSK软解调技术研究”中对GPU实现QPSK解调做了初步尝试，给出了解调框图，但未给出适用于GPU运算的并行算法。论文“基于CPU
‑
GPU异构结构的流式MPSK软件无线电信号解调方法及系统”基于CPU
‑
GPU异构结构的流式MPSK软件无线电信号解调，采用CPU进行载波同步和位同步和解调，用GPU完成帧同步和TPC译码以及解扰运算，由于载波同步和位同步存在实时反馈运算，故不适合并行计算，GPU并行运算能力得不到高效的发挥。

技术实现思路

[0005]针对上述技术的缺陷，本专利技术提供一种基于帧结构的GPU并行计算QPSK相干解调方法，主要包括位同步和载波同步以及符号判决，一帧数据采用并行处理方案，位同步误差和载波同步误差一帧更新一次，一帧采用相同的位同步插值位置和载波同步相位补偿，解决环路锁定更稳定，抗频偏能力更强。
[0006]为实现上述目的，本专利技术提供如下技术方案：
[0007]一种基于帧结构的GPU并行计算QPSK相干解调方法，包括增益控制模块、位同步模块和载波同步模块，AD数据经过DDC正交下变频后变为符号率8倍的基带IQ数据，DDC模块将数据分段为固定包长的一包数据传送到GPU解调模块，增益控制模块对一包数据做增益控制，增益控制后传输给位同步模块以及载波同步模块。
[0008]一种基于帧结构的GPU并行计算QPSK相干解调方法，包括如下步骤：
[0009]步骤1，位同步的数据拼接模块对本包数据和上次未残留的末尾数据进行拼接，拼接长度固定为L0
×
8+1，L0为一帧码元数，8为一个码元过采样8次，初始拼接IQ数据均为0+0i，i为虚数单位，拼接后的一包数据长度变为Len2＝Len+L0
×
8+1，记拼接数据向量为IQ_last,其长度为L0
×
8+1，记拼接后向量为IQ_all,长度为Len2；
[0032]则频率符号输出：
[0033][0034]上式中Qc表示IQcom虚部，Ic表示IQcom实部，sign(x)表示符号函数，x≥0，则sign(x)＝1,否则sign(x)＝0；
[0035]步骤7，补偿相位计算模块：对补偿相位进行更新,
[0036]若pd＝0,fd＝0，
[0037]则ct_cum＝ct_cum+1.5*cos_i，ct_out＝ct_cum+1.5*cos_p
[0038]若pd＝0,fd＝1，
[0039]则ct_cum＝ct_cum
‑
cos_i，ct_out＝ct_cum
‑
cos_p
[0040]若pd＝1,fd＝0，
[0041]则ct_cum＝ct_cum+cos_i，ct_out＝ct_cum+cos_p
[0042]若pd＝1,fd＝1，
[0043]则ct_cum＝ct_cum
‑
1.5*cos_i，ct_out＝ct_cum
‑
1.5*cos_p
[0044]其中cos_i为积分因子，cos_p为比例因子，ct_out为补偿相位输出；
[0045]步骤8，复数载波产生模块：
[0046][0047]其中，i是虚数单位，φ0为初始相位，初始条件为φ0＝0，更新φ0：φ0＝φ0+L0
·
ct_out。
[0048]与现有技术相比，本专利技术提供的一种基于帧结构的GPU并行计算QPSK相干解调方法有益效果如下：
[0049]1、本专利技术提供一种基于帧结构的GPU并行计算QPSK相干解调方法，主要包括位同步和载波同步以及符号判决，一帧数据采用并行处理方案，位同步误差和载波同步误差一帧更新一次，一帧采用相同的位同步插值位置和载波同步相位补偿，解决环路锁定更稳定，抗频偏能力更强。
附图说明
[0050]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0051]图1为
技术介绍
中的载波同步原理框图；
[0052]图2为
技术介绍
中的位同步模块原理框图；
[0053]图3为本专利技术提供一种基于帧结构的GPU并行计算QPSK相干解调方法的框图；
[0054]图4为本专利技术提供一种基于帧结构的GPU并行计算QPSK相干解调方法的位同步模块和载波同步模块框图；
[0055]图5为本专利技术提供一种基于帧结构的GPU并行计算QPSK相干解调方法的数据分帧与拼接框图。
具体实施方式
[0056]下面将通过具体实施方式对本专利技术的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0057]如图3
‑
5所示，本实施例提供一种基于帧结构的GPU并行计算QPSK相干解调方法，包括增益控制模块、位同步模块和载波同步模块，AD数据经过DDC正交下变频后变为符号率8倍的基带IQ数据，DDC模块将数据分段为固定包长的一包数据传送到GPU解调模块，增益控制模块对一包数据做增益控制，增益控制后传输给位同步模块以及载波同步模块。
[0058]本申请的并行计算主要体现在以下三个方面：1、增益控制模块：对整包IQ数据做幅度均值归一化。2、位同步模块：对一帧数据为单位进行线性插值，插值后对插值数据采用gardner算法进行位同步误差鉴别，插值算法和gardner算法架构固定，采用GPU并行计算实现。3、载波同步模块：载波同步算法主要包括三个子模块，复本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于帧结构的GPU并行计算QPSK相干解调方法，其特征在于，包括增益控制模块、位同步模块和载波同步模块，AD数据经过DDC正交下变频后变为符号率8倍的基带IQ数据，DDC模块将数据分段为固定包长的一包数据传送到GPU解调模块，增益控制模块对一包数据做增益控制，增益控制后传输给位同步模块以及载波同步模块。2.根据权利要求1所述一种基于帧结构的GPU并行计算QPSK相干解调方法，其特征在于，包括如下步骤：步骤1，位同步的数据拼接模块对本包数据和上次未残留的末尾数据进行拼接，拼接长度固定为L0
×
8+1，L0为一帧码元数，8为一个码元过采样8次，初始拼接IQ数据均为0+0i，i为虚数单位，拼接后的一包数据长度变为Len2＝Len+L0
×
8+1，记拼接数据向量为IQ_last,其长度为L0
×
8+1，记拼接后向量为IQ_all,长度为Len2；步骤2，取数模块根据取数位置k以及参数L0进行取数，k的初始值为L0
×
8+2；如果位置k≥Len+1,则说明剩余的数据不足一帧长度，则保存本包末尾的一帧数据以便和第二包数据拼接，同时更新下包数据取数位置k＝L0
×8‑
(Len2
‑
k)+1；如果k<Len+1,则按照如下规则取数：IQ2sym(2n
‑
1)＝IQ_all(k+4(n
‑
1))IQ2sym(2n)＝IQ_all(k+4(n
‑
1)+1),n＝1,2,3...2L0+1其中，IQ2sym(2n
‑
1)代表取数后的奇数位，IQ2sym(2n)表示取数的偶数位，IQ_all表示拼接后的IQ数据；步骤3，线性插值模块根据插值间隔deta对IQ2sym线性插值，其中deta初始值为0.5,，插值结果记为IQ2sym_i公式可表示为：IQ2sym_i(n)＝IQ2sym(2n
‑
1)+deta(IQ2sym(2n)
‑
IQ2sym(2n
‑
1)),n＝1,2,3...2L0+1对上述IQ2sym_i(n)从第一个数开始二倍抽取，得到符号序列IQsym，IQsym作为位同步输出，送入载波同步模块。IQsym公式表示为：IQsym(n)＝IQ2sym_i(2n
‑
1),n＝1,2,3,...,L0步骤4，位同步误差模块：对上一步的插值结果利用gardner算法计算位同步误差e_t:上式中Is表示插值结果IQ2sym_i的实部，Qs表示IQ2sym_i的虚部；步骤5，二阶环路滤波器：对上式计算的误差...

【专利技术属性】
技术研发人员：侯敬元，刘继鹏，吴凌华，吕锁宁，王晋忠，
申请(专利权)人：成都秀为科技发展有限公司，
类型：发明
国别省市：