一种抗单粒子辐射VDMOS器件终端的制造方法技术

本发明专利技术公开一种抗单粒子辐射VDMOS器件终端的制造方法，属于半导体器件领域，包括如下步骤：提供包括n+硅衬底和n

【技术实现步骤摘要】
一种抗单粒子辐射VDMOS器件终端的制造方法


[0001]本专利技术涉及VDMOS器件
，特别涉及一种抗单粒子辐射VDMOS器件终端的制造方法。

技术介绍

[0002]VDMOS（Vertical Diffused Metal
–
Oxide Semiconductor field effect transistor，纵向扩散金属氧化物场效应管）具有功耗低、开关速度快、驱动能力强、负温度系数等优点，被广泛应用于卫星电子系统的电源模块。在空间电离辐射环境下，对VDMOS器件产生的辐射效应主要包括SEB（Single Event Burnout，单粒子烧毁）、SEGR（Single Event Gate Rupture，单粒子栅击穿）和总剂量（Total dose）效应等。相比于常规的VDMOS器件结构，抗辐射VDMOS器件结构需要特殊加固设计。
[0003]SEB是由于带电粒子入射到功率器件内部时，在其入射轨迹上产生大量电子
‑
空穴对，在外加电压的作用下，电子向漏极移动，空穴向源极移动，在高密度电流和大电压同时存在的区域，材料晶格温度急剧升高导致的器件烧毁现象。当高能粒子从功率器件的终端区入射时，由于终端表面区域没有空穴载流子的抽取路径，入射产生的空穴需要从终端等位环处流出。这易使该区域瞬态电流急剧增加，产生击穿点，从而引起器件产生SEB失效。

技术实现思路

[0004]本专利技术的目的在于提供一种抗单粒子辐射VDMOS器件终端的制造方法，以解决
技术介绍
中的问题，提升中高压抗辐射功率器件产品的抗单粒子烧毁能力。
[0005]为解决上述技术问题，本专利技术提供了一种抗单粒子辐射VDMOS器件终端的制造方法，包括：提供硅晶圆材料，该硅晶圆材料包括依次堆叠的n+硅衬底和n
‑
外延层；在n
‑
外延层中的场限环图形窗口中注入剂量为1
×
10
13
cm
‑2的离子，形成P
‑
场限环；在n
‑
外延层中的截止环图形窗口中注入剂量为1
×
10
13
cm
‑2的离子，形成N
‑
截止环；在P
‑
场限环中的收集环图形窗口中注入剂量为5
×
10
15
cm
‑2的离子并推结，形成P+收集环；在整个表面依次淀积SiO2和多晶，并进行多晶刻蚀形成多晶场板；再淀积SiO2，在接触孔图形窗口中刻蚀形成多晶接触孔和硅接触孔；继续刻蚀多晶场板和单晶硅衬底，形成硅凹槽；在正面淀积正面金属，在金属图形窗口中进行刻蚀形成金属场板；在n+硅衬底的背面淀积背面金属形成漏极。
[0006]在一种实施方式中，所述n+硅衬底为低阻，掺杂浓度大于1.0
×
10
19
cm
‑3，电阻率为0.002~0.004Ω
•
cm；所述n
‑
外延层的电阻率为15Ω
•
cm，其厚度为60μm。
[0007]在一种实施方式中，形成P
‑
场限环的注入离子为硼离子，注入能量为100keV；P
‑
场限环的结深和掺杂分布满足接触击穿电压要求。
[0008]在一种实施方式中，形成N
‑
截止环的注入离子为磷离子，注入能量为100keV。
[0009]在一种实施方式中，在形成P+收集环之前，先进行P
‑
场限环和N
‑
截止环的推结，推结条件为1200℃、300分钟。
[0010]在一种实施方式中，形成P+收集环的注入离子为硼离子，注入能量为25keV，推结条件为1100℃、100分钟，推结后结深为1~2μm。
[0011]在一种实施方式中，所述多晶接触孔与硅接触孔的间距为0~10μm，由工艺套刻能力确定；形成硅凹槽的深度为0.2~1μm。
[0012]在一种实施方式中，所述背面金属为TiNiAg，其中Ag的厚度为2μm。
[0013]本专利技术提供的一种抗单粒子辐射VDMOS器件终端的制造方法，提高了VDMOS终端场限环收集空穴的能力，实现了终端单粒子加固，可用于航空航天领域电推进系统、电源系统中功率器件的设计与制造，在辐射环境中实现高效电力电子转换。
附图说明
[0014]图1是本专利技术提供的一种抗单粒子辐射VDMOS器件终端的制造方法流程示意图。
[0015]图2是P
‑
场限环掩模图形和注入的示意图。
[0016]图3是N
‑
截止环掩模图形和注入的示意图。
[0017]图4是P+收集环掩模图形和注入的示意图。
[0018]图5是多晶场板的掩模图形和多晶刻蚀后的示意图。
[0019]图6是接触孔掩模图形和硅孔刻蚀的示意图。
[0020]图7是金属场板的掩模图形金属刻蚀后的示意图。
具体实施方式
[0021]以下结合附图和具体实施例对本专利技术提出的一种抗单粒子辐射VDMOS器件终端的制造方法作进一步详细说明。根据下面说明，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。
[0022]本专利技术提供了一种抗单粒子辐射VDMOS器件终端的制造方法，其流程如图1所示，包括如下步骤：步骤一：P
‑
场限环注入。如图2所示，硅晶圆材料包括依次堆叠的n+硅衬底和n
‑
外延层；n+硅衬底的电阻率为0.002~0.004Ω
•
cm；n
‑
外延层的电阻率为15Ω
•
cm，n
‑
外延层的厚度为60μm。在硅晶圆上涂覆光刻胶并曝光出图形窗口，注入硼离子形成P
‑
场限环，注入能量为100keV，注入剂量为1
×
10
13
cm
‑2。
[0023]步骤二：N
‑
截止环注入。如图3所示，去除步骤一中的光刻胶，在硅晶圆上重新涂覆光刻胶并曝光出图形窗口，注入磷离子形成N
‑
截止环，注入能量为100keV，注入剂量为1
×
10
13
cm
‑2。
[0024]步骤三：P+收集环注入。先去除步骤二中的光刻胶，进行P
‑
场限环和N
‑
截止环的推结，推结条件为1200℃、300分钟；如图4所示，在硅晶圆上重新涂覆光刻胶并曝光出图形窗
口，注入硼离子并进行推结，在P
‑
场限环的内部上表面形成P+收集环，注入能量为25keV，注入剂量为5
×
10
15
cm
‑2，推结条件为1100℃、10本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种抗单粒子辐射VDMOS器件终端的制造方法，其特征在于，包括：提供硅晶圆材料，该硅晶圆材料包括依次堆叠的n+硅衬底和n
‑
外延层；在n
‑
外延层中的场限环图形窗口中注入剂量为1
×
10
13
cm
‑2的离子，形成P
‑
场限环；在n
‑
外延层中的截止环图形窗口中注入剂量为1
×
10
13
cm
‑2的离子，形成N
‑
截止环；在P
‑
场限环中的收集环图形窗口中注入剂量为5
×
10
15
cm
‑2的离子并推结，形成P+收集环；在整个表面依次淀积SiO2和多晶，并进行多晶刻蚀形成多晶场板；再淀积SiO2，在接触孔图形窗口中刻蚀形成多晶接触孔和硅接触孔；继续刻蚀多晶场板和单晶硅衬底，形成硅凹槽；在正面淀积正面金属，在金属图形窗口中进行刻蚀形成金属场板；在n+硅衬底的背面淀积背面金属形成漏极。2.如权利要求1所述的抗单粒子辐射VDMOS器件终端的制造方法，其特征在于，所述n+硅衬底为低阻，掺杂浓度大于1.0
×
10
19
cm
‑3，电阻率为0.002~0.004Ω...

【专利技术属性】
技术研发人员：徐政，吴素贞，洪根深，谢儒彬，张庆东，徐海铭，廖远宝，唐新宇，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：