芯片堆叠中的时钟树布线制造技术

本文所述的示例总体涉及芯片堆叠中的时钟树布线。在示例中，多芯片器件包括芯片堆叠。该芯片堆叠包括芯片(102,104,106,108)。该芯片堆叠包括时钟树(902,904)。该时钟树的芯片内布线被包含在该芯片堆叠的一个逻辑芯片内。该芯片堆叠包括设置在相应芯片中的叶节点。该叶节点中的每个叶节点通过相应叶级连接桥(922,924)电连接到该时钟树。该相应叶级连接桥在芯片外方向上延伸通过多个该芯片。桥在芯片外方向上延伸通过多个该芯片。桥在芯片外方向上延伸通过多个该芯片。

【技术实现步骤摘要】
【国外来华专利技术】芯片堆叠中的时钟树布线


[0001]本公开的示例总体涉及芯片堆叠中的时钟树布线。

技术介绍

[0002]已经开发出包括多个集成电路芯片的装置，这些装置包括模块和/或封装。此类装置的形式是各种各样的。通过形成此类装置，电子器件可以集成多个芯片以形成器件，其中每个芯片可以使用标准半导体加工来制造，然后被组装并被封装以形成更大的多功能器件。在一些实例中，通过具有不同芯片，可分离难以集成的半导体加工，诸如当一个芯片的部分需要与另一个芯片不同的工艺时。
[0003]另一方面是将具有带有不同功能性的芯片(例如，一些是现场可编程门阵列(FPGA)芯片并且一些是存储器芯片)的器件构建成具有更小器件大小和更多功能性以及更低功率的同一装置的能力。芯片的半导体工艺可更集中于使器件在诸如芯片性能提高、成本降低和制造产量提高等方面具有更大的优势。通过此类装置可以实现其它有益效果。

技术实现思路

[0004]本文所述的示例总体涉及芯片堆叠中的时钟树布线。一般来讲，包括多个芯片的芯片堆叠中的时钟树的芯片内布线被包含在芯片堆叠的一个逻辑芯片内。根据一些本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种多芯片器件，包括：芯片堆叠，所述芯片堆叠包括芯片，所述芯片堆叠包括时钟树，所述时钟树的芯片内布线被包含在所述芯片堆叠的一个逻辑芯片内，所述芯片堆叠包括设置在相应芯片中的叶节点，所述叶节点中的每个叶节点通过相应叶级连接桥电连接到所述时钟树，所述相应叶级连接桥在芯片外方向上延伸通过多个所述芯片。2.根据权利要求1所述的多芯片器件，其中所述一个逻辑芯片是所述芯片中的一个物理芯片。3.根据权利要求1所述的多芯片器件，其中所述一个逻辑芯片包括所述芯片中的两个或更多个芯片的相应部分。4.根据权利要求1所述的多芯片器件，其中所述时钟树包括在芯片外方向上通过芯片外布线桥的布线，所述布线电连接在所述芯片中的第一芯片的第一芯片内布线段与所述芯片中的第二芯片的第二芯片内布线段之间，所述第二芯片不同于所述第一芯片。5.根据权利要求1所述的多芯片器件，其中所述时钟树包括被包含在所述一个逻辑芯片内的多个芯片内布线分支。6.根据权利要求1所述的多芯片器件，其中所述芯片中的第一芯片包括电连接到通到所述芯片中的第二芯片的芯片外布线的时钟源电路，所述第二芯片具有所述芯片内布线的电连接到所述芯片外布线的芯片内布线段，所述时钟源电路被配置为经由所述芯片外布线向所述时钟树输出时钟信号。7.一种多芯片器件，包括：芯片堆叠，所述芯片堆叠包括芯片，所述芯片堆叠包括可编程时钟布线网络，可编程叶级连接桥设置在所述芯片堆叠中并且电连接到所述可编程时钟布线网络，所述可编程叶级连接桥在芯片外方向上延伸通过多个所述芯片并且电连接到多个所述芯片中的每个芯片中的相应叶节点。8.根据权利要求7所述的多芯片器件，其中所述芯片堆叠能够被配置为在所述可编程时钟布线网络中实现时钟树，其中在所述芯片堆叠的多个所述芯片中的任何芯片中具有芯片内布线，所述时钟树的所述芯片内布线被包含在所述芯片堆叠的一个逻辑芯片内，所述芯片堆叠能够被进一步配置为经由所述可编程叶级连接桥将所述芯片堆叠的不同芯片上的叶节点电连接到所述时钟树。9.根据权利要求7所述的多芯片器件，其中所述芯片堆叠包括电连接到时钟源电路的金属堆叠，所述金属堆叠在芯片外方向上延伸，其中设置有所述可编程时钟布线网络的至少一部分的所述芯片堆叠的每个芯片包括所述可编程时钟布线网络的可编程地电连接到所述金属堆叠的芯片内布线段。10.根据权利要求7所述的多芯片器件，其中所述可编程叶级连接桥中的每个可编程叶级连接桥包括：叶级连接节点，所述叶级连接节点在所述芯片外方向上延伸通过多个所述芯片；对于多个所述芯片中的每个芯片：第一选择性发送电路具有电连接到芯片内布线段的输入节点并且具有电连接到所述叶级连接节点的输出节点，所述芯片内布线段设置在所述相应芯片中并且形成所述可编程时钟布线网络的一...

【专利技术属性】
技术研发人员：布莱恩，
申请(专利权)人：赛灵思公司，
类型：发明
国别省市：