半导体器件制造技术

提供一种半导体器件。所述半导体器件包括基底上的底部电极。在平面图中，支撑图案设置在底部电极之间。顶部电极覆盖底部电极和支撑图案。介电层设置在底部电极与顶部电极之间以及支撑图案与顶部电极之间。盖图案插置在底部电极与介电层之间以及支撑图案与介电层之间。盖图案覆盖支撑图案的侧表面的至少一部分，并且延伸以覆盖支撑图案的顶表面和底部电极的顶表面。顶表面。顶表面。

【技术实现步骤摘要】
半导体器件
[0001]本申请要求于2022年1月4日向韩国知识产权局提交的第10
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2022
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0000938号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。


[0002]本公开涉及半导体器件，并且更具体地，涉及包含电容器的半导体存储器装置。

技术介绍

[0003]半导体器件由于其小尺寸、多功能和低成本特性而已经成为电子工业中越来越流行的元件。半导体器件包括用于存储数据的半导体存储器装置、用于处理数据的半导体逻辑器件以及包括存储器和逻辑元件两者的混合半导体器件。
[0004]鉴于电子装置的高速和低功耗的最近趋势，电子装置中的半导体器件正在被开发以提供高操作速度和/或低操作电压。因此，存在对半导体器件的增加的集成密度的需要。然而，随着半导体器件的集成密度增大，半导体器件可能遭受电特性和产品良率的劣化。因此，正在进行许多研究以提高半导体器件的电特性和产品良率。

技术实现思路

[0005]本专利技术构思的实施例提供具有增加的电特性的半导体器件。
[0006]本专利技术构思的实施例提供能够以高产品良率制造的半导体器件。
[0007]根据本专利技术构思的实施例，一种半导体器件包括基底上的底部电极。在平面图中，支撑图案设置在底部电极之间。顶部电极覆盖底部电极和支撑图案。介电层设置在底部电极与顶部电极之间以及支撑图案与顶部电极之间。盖图案插置在底部电极与介电层之间以及支撑图案与介电层之间。盖图案覆盖支撑图案的侧表面的至少一部分，并且延伸以覆盖支撑图案的顶表面和底部电极的顶表面。
[0008]根据本专利技术构思的实施例，一种半导体器件包括基底上的底部电极。在平面图中，支撑图案设置在底部电极之间。顶部电极覆盖底部电极和支撑图案。介电层设置在底部电极与顶部电极之间以及支撑图案与顶部电极之间。盖图案插置在底部电极的顶表面与介电层之间以及支撑图案的顶表面与介电层之间。底部电极的顶表面置于比支撑图案的顶表面低的高度处。
[0009]根据本专利技术构思的实施例，一种半导体器件包括基底，基底包括有源图案。杂质区布置在有源图案中。字线设置在基底中。字线延伸以与有源图案交叉。位线设置在基底上。位线在与字线交叉的方向上延伸。存储节点接触件设置在基底上。存储节点接触件电连接到杂质区。接合垫电连接到存储节点接触件。底部电极电连接到接合垫。在平面图中，上支撑图案和下支撑图案设置在所述底部电极与相邻的底部电极之间。顶部电极覆盖所述底部电极和上支撑图案。介电层设置在所述底部电极与顶部电极之间以及上支撑图案与顶部电极之间。盖图案插置在所述底部电极的顶表面与介电层之间以及上支撑图案的顶表面与介电层之间。盖图案覆盖上支撑图案的侧表面的至少一部分，并且延伸以覆盖上支撑图案的
顶表面和所述底部电极的顶表面。
附图说明
[0010]图1是示出根据本专利技术构思的实施例的半导体器件的平面图。
[0011]图2和图3是根据本专利技术构思的实施例的沿着图1的线A
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A'截取的截面图。
[0012]图4至图11是示出根据本专利技术构思的实施例的制造图2的半导体器件的方法的沿着图1的线A
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A'截取的截面图；
[0013]图12至图16是示出根据本专利技术构思的实施例的制造图3的半导体器件的方法的沿着图1的线A
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A'截取的截面图。
[0014]图17是示出根据本专利技术构思的实施例的半导体器件的框图。
[0015]图18是根据本专利技术构思的实施例的与图17的部分P1对应的放大平面图。
[0016]图19是根据本专利技术构思的实施例的沿着图18的线A
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A'截取的截面图。
具体实施方式
[0017]现在将参照在其中示出示例实施例的附图更全面地描述本专利技术构思的示例实施例。
[0018]图1是示出根据专利技术构思的实施例的半导体器件的平面图。图2是沿图1的线A
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A'截取的截面图。
[0019]参照图1和图2，基底10可被设置。基底10可以是半导体基底。例如，在一个实施例中，基底10可以是硅基底、锗基底或硅锗基底。
[0020]层间绝缘层12可设置在基底10上。层间绝缘层12可覆盖基底10的顶表面的至少一部分。作为示例，在一个实施例中，层间绝缘层12可由氮化硅、氧化硅和氮氧化硅中的至少一种形成，或者包括氮化硅、氧化硅和氮氧化硅中的至少一种。然而，本专利技术构思的实施例不必限于此。作为另一示例，层间绝缘层12可包括空区域。
[0021]导电接触件14可设置在层间绝缘层12中。导电接触件14可在第一方向D1和第二方向D2上彼此间隔开，第一方向D1和第二方向D2平行于基底10的顶表面并且彼此交叉。例如，在一个实施例中，第一方向D1和第二方向D2可彼此垂直。在一个实施例中，导电接触件14中的每个可由掺杂半导体材料(例如，多晶硅)、金属
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半导体化合物材料(例如，硅化钨)、导电金属氮化物材料(例如，氮化钛、氮化钽和氮化钨)和金属材料(例如，钛、钨和钽)中的至少一种形成，或者包括掺杂半导体材料(例如，多晶硅)、金属
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半导体化合物材料(例如，硅化钨)、导电金属氮化物材料(例如，氮化钛、氮化钽和氮化钨)和金属材料(例如，钛、钨和钽)中的至少一种。导电接触件14可电连接到形成在基底10中的杂质区(例如，源极/漏极端子)。
[0022]蚀刻停止图案420可设置在层间绝缘层12上(例如，在与基底10的顶表面垂直的第三方向D3上直接设置在层间绝缘层12上)。蚀刻停止图案420可覆盖层间绝缘层12并且可暴露导电接触件14。在一个实施例中，蚀刻停止图案420可由氧化硅、SiCN和SiBN中的至少一种形成，或者包括氧化硅、SiCN和SiBN中的至少一种。
[0023]底部电极BE可设置在导电接触件14上(例如，在第三方向D3上直接设置在导电接触件14上)。底部电极BE可布置为穿透蚀刻停止图案420并且可分别电连接到导电接触件
14。在一个实施例中，底部电极BE中的每个可具有柱形状。在一个实施例中，每个底部电极BE可具有带有封闭底表面的圆柱形状。
[0024]底部电极BE可在第一方向D1和第二方向D2上彼此间隔开。例如，在一个实施例中，当在平面图中观察时，底部电极BE可以蜂窝形状布置。底部电极BE中的每个可置于由其他六个底部电极BE限定的六边形的中心处。底部电极BE可由导电材料中的至少一种形成，或者包括导电材料中的至少一种。例如，在一个实施例中，底部电极BE可由金属材料(例如，钴、钛、镍、钨和钼)、金属氮化物材料(例如，氮化钛(TiN)、氮化钛硅(TiSiN)、氮化钛铝(TiAlN)、氮化钽铝(TaAlN)和氮化钨(WN))、贵金属(例如，铂(Pt)、钌(Ru)和铱(Ir))、导电氧化物材料(例如，PtO、RuO2、IrO2、SRO(SrRuO3)、BSRO((Ba，Sr)RuO3)、CRO(CaRuO3)和本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：多个底部电极，在基底上；支撑图案，在平面图中设置在所述多个底部电极之间；顶部电极，覆盖所述多个底部电极和支撑图案；介电层，设置在所述多个底部电极与顶部电极之间以及支撑图案与顶部电极之间；以及盖图案，插置在所述多个底部电极与介电层之间以及支撑图案与介电层之间，其中，盖图案覆盖支撑图案的侧表面的至少一部分，并且延伸以覆盖支撑图案的顶表面和所述多个底部电极的顶表面。2.如权利要求1所述的半导体器件，其中，盖图案包括相对于所述多个底部电极具有蚀刻选择性的材料。3.如权利要求1所述的半导体器件，其中，盖图案包括相对于氧化硅具有蚀刻选择性的材料。4.如权利要求1所述的半导体器件，其中，盖图案包括从氮化硅、多晶硅和SiCN选择的至少一种材料。5.如权利要求1所述的半导体器件，其中，盖图案的厚度在1nm至50nm的范围内。6.如权利要求1所述的半导体器件，其中，所述多个底部电极和支撑图案与盖图案垂直地叠置。7.如权利要求1所述的半导体器件，其中，所述多个底部电极中的每个具有柱形状。8.如权利要求1所述的半导体器件，其中：支撑图案包括置于彼此不同的高度处的多个支撑图案；并且盖图案覆盖所述多个支撑图案中的最上面的支撑图案的侧表面的至少一部分。9.如权利要求1所述的半导体器件，其中，所述多个底部电极的顶表面置于比支撑图案的顶表面低的高度处。10.如权利要求1至9中的任一项所述的半导体器件，其中，支撑图案与所述多个底部电极的侧表面直接接触。11.如权利要求1至9中的任一项所述的半导体器件，其中，盖图案插置在介电层与支撑图案的顶表面之间以及介电层与所述多个底部电极的顶表面之间。12.如权利要求1至9中的任一项所述的半导体器件，其中，盖图案覆盖支撑图案的整个侧表面。13.如权利要求12所述的半导体器件，其中，所述多个底部电极的顶表面置于...

【专利技术属性】
技术研发人员：蔡弘植，金泰均，李珍秀，闵孝善，丁炯硕，崔在亨，韩东旭，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：