半导体器件及形成方法技术

本发明专利技术提供了一种半导体器件及形成方法，半导体器件包括：衬底；位于衬底上的堆叠结构，堆叠结构包括交替堆叠的介质层及二维材料层，介质层及二维材料层均垂直于衬底的表面，堆叠结构中最外层及最内层均为介质层；包围堆叠结构的栅极结构，并以栅极结构包围的堆叠结构中的二维材料层为半导体器件的导电沟道，以栅极结构两侧的堆叠结构中的二维材料层为半导体器件的源漏结构。本发明专利技术中，利用垂直于衬底设置且被栅极结构包围的堆叠结构中的二维材料层作为半导体器件的导电沟道，可通过延伸堆叠结构的高度提升沟道的宽度，以提高沟道电流的密度，并同时利用栅极结构三面环绕沟道区，相应提高栅极对沟道的控制能力。应提高栅极对沟道的控制能力。应提高栅极对沟道的控制能力。

【技术实现步骤摘要】
半导体器件及形成方法


[0001]本专利技术涉及半导体
，特别涉及一种半导体器件及形成方法。

技术介绍

[0002]目前，以硅为代表的传统半导体材料正在面临严峻挑战。通过原理创新、结构改善已经很难再大幅度提升硅基半导体器件的总体性能。作为有望取代硅基半导体材料的新一代半导材料，近年来二维半导体的研究进展迅猛。
[0003]二维半导体是指具有原子级别厚度且电子被限制在二维平面内运动的材料。体系维度降低所带来的量子限制效应和弱屏蔽效应赋予二维半导体许多新奇的物理和化学性质，使其在诸多领域具有重要应用前景。尤其是在高性能微电子器件方面，二维半导体具有天然优势，可显著提升器件集成度而且降低功耗，因此被认为是硅材料潜在“接班人”来续写摩尔定律。
[0004]然而，现有的二维材料晶体管通常采用平面结构，沟道有效带宽较小，载流子数量有限，从而导致栅极的控制能力及沟道电流密度受限，极大地影响了采用二维半导体材料(亦称二维材料)的器件的性能。

技术实现思路

[0005]本专利技术的目的在于提供一种半导体器件及形成方法，提高采用二维半导体材料的半导体器件的沟道电流密度。
[0006]本专利技术的另一目的在于提高采用二维半导体材料的半导体器件的栅极控制能力。
[0007]为解决上述技术问题，本专利技术提供一种半导体器件，包括：衬底；位于所述衬底上的堆叠结构，所述堆叠结构包括交替堆叠的介质层及二维材料层，所述介质层及所述二维材料层均垂直于所述衬底的表面，所述堆叠结构中最外层及最内层均为介质层；包围所述堆叠结构的栅极结构，并以所述栅极结构包围的堆叠结构中的二维材料层为半导体器件的导电沟道，以所述栅极结构两侧的堆叠结构中的二维材料层为半导体器件的源漏结构。
[0008]可选的，所述衬底与所述堆叠结构之间还设有隔离层。
[0009]可选的，所述介质层还覆盖所述衬底的表面。
[0010]可选的，所述半导体器件包括至少两个堆叠结构，至少两个所述堆叠结构共用一个所述栅极结构，至少两个所述堆叠结构均沿第一方向延伸，所述栅极结构沿第二方向延伸，所述第一方向与所述第二方向正交。
[0011]可选的，所述堆叠结构中的介质层为高介电常数介质层。
[0012]可选的，所述二维材料层的材质包括二硫化钼、二硫化铪、二硫化锆、二硫化钨、硫化锡、或二硒化钨中的任意一种或两种以上的组合。
[0013]可选的，所述栅极结构包括覆盖所述堆叠结构的外壁的栅极介质层以及位于所述栅极介质层上的栅极导电层。
[0014]基于本专利技术的另一方面，本专利技术还提供了一种半导体器件形成方法，包括：提供一
衬底，所述衬底上形成有沿第一方向延伸的芯轴，所述芯轴具有侧表面及顶表面；形成堆叠层，所述堆叠层覆盖所述芯轴的侧表面，所述堆叠结构包括交替堆叠的介质层及二维材料层，所述介质层及所述二维材料层均垂直于所述衬底的表面，所述堆叠结构中最外层及最内层均为介质层；去除所述芯轴，形成栅极结构，所述栅极结构包围所述堆叠结构且沿所述第二方向延伸，所述第一方向与所述第二方向正交，并以所述栅极结构包围的堆叠结构中的二维材料层为半导体器件的导电沟道，以所述栅极结构两侧的堆叠结构中的二维材料层为半导体器件的源漏结构。
[0015]可选的，形成所述栅极结构的步骤包括：形成虚拟栅极，所述虚拟栅极沿所述第二方向延伸且覆盖所述堆叠结构及所述芯轴；形成层间介质层，所述层间介质层填充所述虚拟栅极之间；去除所述虚拟栅极以及所述虚拟栅极之下的芯轴，以形成沟槽；于所述沟槽内形成所述栅极结构，所述栅极结构包围所述堆叠结构。
[0016]可选的，所述芯轴的材质与所述虚拟栅极的材质相同。
[0017]综上所述，本专利技术提供的一种半导体器件及形成方法具有如下有益效果：利用垂直于衬底设置且被栅极结构包围的堆叠结构中的二维材料层作为半导体器件的导电沟道，导电沟道的宽度为堆叠结构在衬底表面的高度，在有限的底面积下，可通过延伸堆叠结构的高度提升沟道的宽度，由此提高导电沟道的电流密度，还可利用多层二维材料层与介质层相堆叠以提高导电沟道的有效厚度，进而继续提升沟道电流的密度，而且，还可利用栅极结构三面环绕导电沟道，可相应提高栅极对导电沟道的控制能力。
附图说明
[0018]本领域的普通技术人员应当理解，提供的附图用于更好地理解本专利技术，而不对本专利技术的范围构成任何限定。其中：
[0019]图1a及图1b是本申请实施例提供的一种半导体器件的俯视示意图及对应的剖视示意图；
[0020]图2a及图2b是本申请实施例提供的另一种半导体器件的俯视示意图及对应的剖视示意图；
[0021]图3至6b为本实施提供的一种半导体器件的形成方法的相应步骤对应的结构示意图；
[0022]7a至7c是本申请实施例提供的另一种半导体器件的形成方法的相应步骤的结构示意图；
[0023]图8是本申请实施例提供的半导体器件的形成方法的流程图。
[0024]附图中：
[0025]10
‑
衬底；11
‑
第一隔离层；12
‑
芯轴；13
‑
第二隔离层；
[0026]20
‑
堆叠结构；21
‑
介质层；22
‑
二维材料层；
[0027]31
‑
虚拟栅极；32
‑
第一层间介质层；33
‑
沟槽；
[0028]41
‑
栅极结构；42
‑
第二层间介质层；
[0029]43
‑
局部互连层；431
‑
源漏互连层；432
‑
栅极互连层；
[0030]D1
‑
第一方向；D2
‑
第二方向。
具体实施方式
[0031]为使本专利技术的目的、优点和特征更加清楚，以下结合附图和具体实施例对本专利技术作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本专利技术实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
[0032]如在本专利技术中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术语“或”通常是以包括“和/或”的含义而进行使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征，除非内容另外明确指出外。
[0033]图1a及1b是本申请实施例提供的一种半导体器件的示意图。
[0034]如图1a及1b所示本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括:衬底；位于所述衬底上的堆叠结构，所述堆叠结构包括交替堆叠的介质层及二维材料层，所述介质层及所述二维材料层均垂直于所述衬底的表面，所述堆叠结构中最外层及最内层均为介质层；包围所述堆叠结构的栅极结构，并以所述栅极结构包围的堆叠结构中的二维材料层为半导体器件的导电沟道，以所述栅极结构两侧的堆叠结构中的二维材料层为半导体器件的源漏结构。2.根据权利要求1所述的半导体器件，其特征在于，所述衬底与所述堆叠结构之间还设有隔离层。3.根据权利要求1所述的半导体器件，其特征在于，所述介质层还覆盖所述衬底的表面。4.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件包括至少两个堆叠结构，至少两个所述堆叠结构共用一个所述栅极结构，至少两个所述堆叠结构均沿第一方向延伸，所述栅极结构沿第二方向延伸，所述第一方向与所述第二方向正交。5.根据权利要求1至4中任一项所述的半导体器件，其特征在于，所述堆叠结构中的介质层为高介电常数介质层。6.根据权利要求1至4中任一项所述的半导体器件，其特征在于，所述二维材料层的材质包括二硫化钼、二硫化铪、二硫化锆、二硫化钨、硫化锡、或二硒化钨中的任意一种或两种以上的组合。7.根据权利要求1至4中任一项所述的半导体器件，其特征在于，...

【专利技术属性】
技术研发人员：刘洋，
申请(专利权)人：上海集成电路研发中心有限公司，
类型：发明
国别省市：