一种载流子存储沟槽型双极晶体管结构及其制造方法技术

本发明专利技术公开一种载流子存储沟槽型双极晶体管结构及其制造方法。通过在传统CSTBT器件结构的基础上引入深槽发射极，并在N型掺杂的载流子存储层的下方，沟槽结构底部的外围区域形成P型层，有效解决了传统CSTBT的击穿电压过小、导通功耗大、关断损耗过高等问题。关断损耗过高等问题。关断损耗过高等问题。

【技术实现步骤摘要】
一种载流子存储沟槽型双极晶体管结构及其制造方法


[0001]本专利技术涉及功率半导体
，具体涉及一种载流子存储沟槽型双极晶体管结构及其制造方法。

技术介绍

[0002]电子电力技术是对电能功率进行变化和控制的技术，所以电力电子器件也被称为功率半导体器件。高性能功率半导体器件可以大大提高能源传输效率和能源利用效率。IGBT是MOSFET控制的双极结型晶体管(BJT)，它结合了功率MOSFET的驱动功率小和BJT的低导通压降等优点，具有高输入阻抗和低开关损耗等特点。目前IGBT成为现代电力电子技术的主导器件之一。
[0003]IGBT等效电路是nMOS管和PNP级联形式。电流放大通过PNP实现，导通压降(Von)由少子注入后的电导调制降低，但这些大量的少子也影响了器件的关断。最终形成了Von和关断损耗(Eoff)间的折衷关系。载流子存储层结构的沟槽型双极型晶体管(CSTBT)结构极大的优化器件的这一折衷关系，成为IGBT器件发展史的一大突破。在P型基区(base)下方引入N型的载流子存储层(N
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CS区)，N
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CS区与N
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drift区形成的空穴势垒会将空穴阻挡在N
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drift区，进而提高整个N
‑
drift区的非平衡载流子浓度和电导调制，降低器件的导通压降，并且CSTBT的导通压降随着CS层掺杂浓度的增加而降低。传统CSTBT结构受制于高浓度的N
‑
CS层将击穿电压大幅降低，使得CSTBT的导通、关断损耗和安全工作区等性能大幅度降低。

技术实现思路

[0004]本专利技术提出一种载流子存储沟槽型双极晶体管结构及其造方法，通过引入深槽发射极和P型层，来解决传统CSTBT的击穿电压过小、导通功耗大、关断损耗过高等问题。
[0005]本专利技术的载流子存储沟槽型双极晶体管结构制造方法包括以下步骤：在N
‑
掺杂的硅衬底的上部形成P阱区；在所述P阱区下方形成N型掺杂的载流子存储层；
[0006]对硅衬底进行刻蚀，刻蚀出两个彼此间隔的第一沟槽，使其贯穿P阱区和N型掺杂的载流子存储层；在第一沟槽底部的外围区域形成第一P型层；形成第一栅氧层，使其覆盖第一沟槽底部和侧壁以及P阱区的上表面；在所述第一栅氧层上淀积第一多晶硅层，并使其完全填充第一沟槽，作为栅电极；随后进行化学机械抛光，以硅衬底为截止层；
[0007]在两个第一沟槽之间刻蚀出第二沟槽，使其贯穿P阱区和N型掺杂的载流子存储层；在第二沟槽底部的外围区域形成第二P型层；形成第二栅氧化层，使其覆盖第二沟槽底部和侧壁以及器件上表面；在第二栅氧化层上淀积形成第二多晶硅层，并使其完全填充第二沟槽，形成深槽发射极，随后进行化学机械抛光，以硅衬底为截止层；
[0008]在邻接第一沟槽，且位于第二沟槽和第一沟槽之间的部分P阱区上部形成N
+
发射区；在除N
+
发射区外的P阱区的其他区域的上部形成P
+
发射区；在第一沟槽和第二沟槽上方形成第三氧化层；
[0009]随后淀积第三多晶硅层，使之覆盖器件上表面，作为发射极；再淀积第四氧化层，
使之覆盖第三多晶硅层；在硅衬底背部形成P型集电区；在P型集电区上方形成N型场阻止层，其中，所述第一P型层和第二P型层均位于N型载流子存储层之下，且彼此间隔，不相接；深槽发射极、第二P型层、N型掺杂的载流子存储层和P阱区构成自偏置pMOS。
[0010]本专利技术的载流子存储沟槽型双极晶体管结构制造方法中，优选为，所述第二沟槽的深度比所述第一沟槽的深度大。
[0011]本专利技术的载流子存储沟槽型双极晶体管结构制造方法中，优选为，形成N
+
发射区，P
+
发射区和第三氧化层的步骤具体包括：淀积氧化硅并刻蚀，使邻接第一沟槽，且位于第二沟槽和第一沟槽之间的部分P阱区表面露出，通过离子注入在上述P阱区的上部形成N
+
发射区；再次淀积氧化硅并刻蚀，使除第一沟槽和第二沟槽以及N
+
发射区以外的P阱区表面露出；通过离子注入在上述P阱区上部形成P
+
发射区；淀积氧化硅并刻蚀，仅保留第一沟槽和第二沟槽上方的氧化硅作为第三氧化层，使除第一沟槽和第二沟槽以外的衬底表面露出。
[0012]本专利技术的载流子存储沟槽型双极晶体管结构制造方法中，优选为，通过离子注入N型杂质形成N型掺杂的载流子存储层，其中，离子注入剂量为1e13～1e14/cm2，注入能量为4～6MeV，角度为0
°
，退火温度为1000～1200℃，退火时间为20～40min。
[0013]本专利技术的载流子存储沟槽型双极晶体管结构制造方法中，优选为，通过离子注入P型杂质形成所述第一P型层，其中，离子注入的剂量为1e13～1e15/cm2，注入能量为20～60keV，角度为0
°
。
[0014]本专利技术的载流子存储沟槽型双极晶体管结构制造方法中，优选为，通过离子注入P型杂质形成所述第二P型层，其中，离子注入的剂量为1e13～1e15/cm2，注入能量为20～60keV，角度为0
°
，退火温度为1000～1100℃，退火时间为10～30min。
[0015]本专利技术的载流子存储沟槽型双极晶体管结构包括：N
‑
掺杂的硅衬底，其上部形成有P阱区，在所述P阱区下方形成有N型掺杂的载流子存储层；两个彼此间隔的第一沟槽，其贯穿P阱区和N型掺杂的载流子存储层；第一栅氧层，其覆盖第一沟槽底部和侧壁；第一多晶硅层，形成在第一栅氧层上，并完全填充第一沟槽；第一P型层，形成在第一沟槽底部的外围区域；
[0016]第二沟槽，位于两个第一沟槽之间，其贯穿P阱区和N型掺杂的载流子存储层；第二栅氧化层，其覆盖第二沟槽底部和侧壁；第二多晶硅层，形成在第二栅氧化层上，且完全填充第二沟槽，形成深槽发射极；第二P型层，形成在第二沟槽底部的外围区域；
[0017]N
+
发射区，形成在邻接第一沟槽，且位于第二沟槽和第一沟槽之间的部分P阱区上部；P
+
发射区，形成在除N
+
发射区外的P阱区的其他区域的上部；第三氧化层，形成在第一沟槽和第二沟槽上方；第三多晶硅层，覆盖器件上表面；第四氧化层，覆盖所述第三多晶硅层；
[0018]P型集电区，形成在所述硅衬底的背部；N型场阻止层，形成在所述P型集电区上方，其中，第一P型层和第二P型层均位于N型载流子存储层之下，且彼此间隔，不相接；深槽发射极、第二P型层、N型掺杂的载流子存储层和P阱区构成自偏置pMOS。
[0019]本专利技术的载流子存储沟槽型双极晶体管结构中，优选为，所述第二沟槽的深度比所述第一沟槽的深度大。
[0020]本专利技术的载流子存储沟槽型双极晶体管结构中，优选为，所述N型掺杂的载流子存储层的掺杂浓度为1e16～1e18/cm2。...

【技术保护点】

【技术特征摘要】
1.一种载流子存储沟槽型双极晶体管结构制造方法，其特征在于，包括以下步骤：在N
‑
掺杂的硅衬底的上部形成P阱区；在所述P阱区下方形成N型掺杂的载流子存储层；对硅衬底进行刻蚀，刻蚀出两个彼此间隔的第一沟槽，使其贯穿P阱区和N型掺杂的载流子存储层；在第一沟槽底部的外围区域形成第一P型层；形成第一栅氧层，使其覆盖第一沟槽的底部和侧壁以及P阱区的上表面；在所述第一栅氧层上淀积第一多晶硅层，并使其完全填充第一沟槽，形成栅电极；随后进行化学机械抛光，以硅衬底为截止层；在两个第一沟槽之间刻蚀出第二沟槽，使其贯穿P阱区和N型掺杂的载流子存储层；在第二沟槽底部的外围区域形成第二P型层；形成第二栅氧化层，使其覆盖第二沟槽的底部和侧壁以及器件上表面；在第二栅氧化层上淀积形成第二多晶硅层，并使其完全填充第二沟槽，形成深槽发射极，随后进行化学机械抛光，以硅衬底为截止层；在邻接第一沟槽，且位于第二沟槽和第一沟槽之间的部分P阱区上部形成N
+
发射区；在除N
+
发射区外的P阱区的其他区域的上部形成P
+
发射区；在第一沟槽和第二沟槽上方形成第三氧化层；随后淀积第三多晶硅层，使之覆盖器件上表面，作为发射极；再淀积第四氧化层，使之覆盖第三多晶硅层；在硅衬底背部形成P型集电区；在P型集电区上方形成N型场阻止层，其中，第一P型层和第二P型层均位于N型载流子存储层之下，且彼此间隔，不相接；深槽发射极、第二P型层、N型掺杂的载流子存储层和P阱区构成自偏置pMOS。2.根据权利要求1所述的载流子存储沟槽型双极晶体管结构制造方法，其特征在于，所述第二沟槽的深度比所述第一沟槽的深度大。3.根据权利要求1所述的载流子存储沟槽型双极晶体管结构制造方法，其特征在于，形成N
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发射区，P
+
发射区和第三氧化层的步骤具体包括：淀积氧化硅并刻蚀，使邻接第一沟槽，且位于第二沟槽和第一沟槽之间的部分P阱区表面露出，通过离子注入在上述P阱区的上部形成N
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发射区；再次淀积氧化硅并刻蚀，使除第一沟槽和第二沟槽以及N
+
发射区以外的P阱区表面露出，通过离子注入在上述P阱区上部形成P
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发射区；淀积氧化硅并刻蚀，仅保留第一沟槽和第二沟槽上方的氧化硅作为第三氧化层，使除第一沟槽和第二沟槽以外的衬底表面露出。4.根据权利要求1所述的载流子存储沟槽型双极晶体管结构制造方法，其特征在于，通过离子注入N型杂质形成所述N型掺杂的载流子存储层，其中，离子注入剂量为1e1...

【专利技术属性】
技术研发人员：郭剑斌，徐航，石轶群，杨雅芬，孙清清，
申请(专利权)人：复旦大学，
类型：发明
国别省市：