一种多CPU的通用数据处理模块硬件架构制造技术

本发明专利技术提供了一种多CPU的通用数据处理模块硬件架构，包括N个CPU芯片以及1片FPGA、SRIO交换芯片和以太网交换芯片；所述FPGA包括N路PCIe转SRIO通道与N路RGMII转SGMII通道，完成SRIO接口与PCIe接口的对接与数据调度和RGMII接口与SGMII接口的对接与数据调度，CPU芯片分别对应连接FPGA中的N路PCIe转SRIO通道与N路RGMII转SGMII通道；FPGA提供通过SRIO总线连接至SRIO交换芯片；FPGA通过SGMII总线连接至以太网交换芯片。本发明专利技术通过一片FPGA就能实现多路PCIe转SRIO和RGMII转SGMII，具有小型化、低功耗的特点。功耗的特点。功耗的特点。

【技术实现步骤摘要】
一种多CPU的通用数据处理模块硬件架构


[0001]本专利技术涉及电子综合化领域，特别涉及一种多CPU的通用数据处理模块硬件架构。

技术介绍

[0002]综合化电子系统定义了通用信号处理模块(SPM)、通用数据处理模块(DPM)等6类通用功能模块，每类模块都包括模块支持单元(MSU)、处理单元(PU)、模块物理接口(MPI)等组成单元。通用数据处理模块为传感器数据处理和任务处理等软件提供计算处理平台功能，其处理单元由通用处理器CPU组成。随着航空电子技术的不断发展，加上应用环境的日益复杂化，航电各子系统之间的功能界限变得模糊，甚至开始相互重叠，航电任务综合化得到了突飞猛进的发展，对负责雷达、通信导航识别、任务管理、武器管理、人机接口等多种典型航电任务进行综合处理的通用数据处理模块的处理能力提出更高要求。传统单CPU数据处理模块已不能满足要求，需要在通用数据处理模块上集成更多高性能的CPU。
[0003]高性能CPU如龙芯、飞腾处理器多采用PCIe(PCI Express)与外设进行数据交互，而嵌入式处理系统则多采用SRIO(Serial RapidIO)作为接口标准。高性能CPU如龙芯、飞腾处理器多采用RGMII(Reduced Gigabit Media Independent Interface，精简千兆媒体独立接口)千兆网口，但是RGMII是并行总线，且需要随路时钟，PCB布板相对麻烦，不适合背板应用，嵌入式处理系统则多采用SGMII(Serial Gigabit Media Independent Interface，串行千兆媒体独立接口)作为接口标准。
[0004]然而，一片具备RGMII转SGMII功能的物理层PHY芯片如88E1111只能实现一路RGMII转SGMII，一片PCIe转SRIO桥接芯片TSI721只能实现一路PCIe转SRIO，受芯片危机影响，当前能购买到的FPGA一片芯片自带PCIe硬核也最多3个，当通用数据处理模块上集成的高性能CPU数量大约3片时，且每片CPU都需要主备两路SRIO和主备两路SGMII，传统的PCIe转SRIO以及RGMII转SGMII架构都难以满足小型化、低功耗要求。

技术实现思路

[0005]针对现有技术中难以在满足小型化、低功耗条件下实现多路PCIe转SRIO以及RGMII转SGMII的问题，提供了一种多CPU的通用数据处理模块硬件架构，通过一片FPGA的软硬核结合实现了多路PCIe转SRIO和RGMII转SGMII。
[0006]本专利技术采用的技术方案如下：一种多CPU的通用数据处理模块硬件架构，包括N个CPU芯片以及1片FPGA、SRIO交换芯片和以太网交换芯片；所述FPGA包括N路PCIe转SRIO通道与N路RGMII转SGMII通道，PCIe转SRIO通道对外提供PCIe接口与SRIO接口，用于SRIO接口与PCIe接口的对接与数据调度，RGMII转SGMII通道对外提供RGMII接口和SGMII接口，用于RGMII接口与SGMII接口的对接与数据调度，N个CPU芯片分别对应连接FPGA中的N路PCIe转SRIO通道中的PCIe接口与N路RGMII转SGMII通道中RGMII接口；FPGA提供的SRIO接口通过SRIO总线连接至SRIO交换芯片，SRIO交换芯片通过两路SRIO总线分别接入嵌入式处理系统的SRIO网络；FPGA提供的SGMII接口通过SGMII总线连接至以太网交换芯片，再通过两路
SGMII总线分别接入嵌入式处理系统的以太网网络。
[0007]进一步的，所述FPGA的N路PCIe转SRIO通道中，3路PCIe转SRIO通道由依次连接的PCIe硬核单元、PCIe转SRIO单元及SRIO单元组成，剩下的N
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3路PCIe转SRIO通道由依次连接的PCIe软核单元、PCIe转SRIO单元及SRIO单元组成；其中，PCIe硬核单元与PCIe软核单元对外提供PCIe接口，SRIO单元对外提供SRIO接口。
[0008]进一步的，所述RGMII转SGMII通道由依次连接的RGMII单元、RGMII转换SGMII单元以及SGMII单元组成，其中，RGMII单元对外提供RGMII接口，SGMII单元对外提供SGMII接口，GMII转SGMII单元用于完成RGMII单元与SGMII单元的对接并实现数据的转化。
[0009]进一步的，每路PCIe转SRIO通道中还包括备用SRIO单元，同时连接PCIe转SRIO单元与外部的SRIO交换芯片。
[0010]进一步的，所述FPGA还包括额外的N路RGMII转SGMII通道作为备用通道，同样由依次连接的RGMII单元、RGMII转换SGMII单元以及SGMII单元组成。
[0011]进一步的，所述N路PCIe转SRIO通道中，PCIe硬核单元和PCIe软核单元完成与CPU芯片PCIe接口的交互过程；PCIe转SRIO单元完成PCIe硬核单元和PCIe软核单元与SRIO单元的对接并实现数据的调度；SRIO单元按照RapidIO协议进行逻辑层的打包并实现传输层和物理层以及与SRIO交换芯片的交互过程。
[0012]进一步的，所述路RGMII转SGMII通道中，RGMII单元完成与CPU芯片RGMII接口的交互过程；RGMII转SGMII单元完成RGMII单元与SGMII单元的对接并实现数据的转化，SGMII单元完成与以太网交换芯片的交互过程。
[0013]与现有技术相比，采用上述技术方案的有益效果为：本专利技术具有小型化、低功耗的特点，采用一片FPGA就能实现多路PCIe转SRIO和RGMII转SGMII，避免了传统解决方案一个模块需要数十片桥接芯片或者多片FPGA芯片，减少了器件数量、节约了成本、压缩了空间、降低了功耗。
附图说明
[0014]图1本专利技术提出的多CPU的通用数据处理模块硬件架构示意图。
具体实施方式
[0015]下面详细描述本申请的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的模块或具有相同或类似功能的模块。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能理解为对本申请的限制。相反，本申请的实施例包括落入所附加权利要求书的精神和内涵范围内的所有变化、修改和等同物。
[0016]目前，高性能CPU如龙芯、飞腾处理器多采用PCIe与外设进行数据交互，多采用RGMII千兆网口，而嵌入式处理系统则多采用SRIO和SGMII作为接口标准，采用传统方法难以在满足小型化、低功耗条件下实现多路PCIe转SRIO以及RGMII转SGMII。基于此，本实施例提出了一种多CPU的通用数据处理模块硬件架构，采用FPGA实现多路PCIe转SRIO和RGMII转SGMII，解决了多采用PCIe和RGMII接口高性能CPU如龙芯、飞腾处理器接入多采用SRIO和SGMII作为接口标准嵌入式处理系统的接口兼容性问题。具体方案如下：
[0017]一种多CPU的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多CPU的通用数据处理模块硬件架构，其特征在于，包括N个CPU芯片以及1片FPGA、SRIO交换芯片和以太网交换芯片；所述FPGA包括N路PCIe转SRIO通道与N路RGMII转SGMII通道，PCIe转SRIO通道对外提供PCIe接口与SRIO接口，用于SRIO接口与PCIe接口的对接与数据调度，RGMII转SGMII通道对外提供RGMII接口和SGMII接口，用于RGMII接口与SGMII接口的对接与数据调度，N个CPU芯片分别对应连接FPGA中的N路PCIe转SRIO通道中的PCIe接口与N路RGMII转SGMII通道中RGMII接口；FPGA提供的SRIO接口通过SRIO总线连接至SRIO交换芯片，SRIO交换芯片通过两路SRIO总线分别接入嵌入式处理系统的SRIO网络；FPGA提供的SGMII接口通过SGMII总线连接至以太网交换芯片，再通过两路SGMII总线分别接入嵌入式处理系统的以太网网络。2.根据权利要求1所述的多CPU的通用数据处理模块硬件架构，其特征在于，所述FPGA的N路PCIe转SRIO通道中，3路PCIe转SRIO通道由依次连接的PCIe硬核单元、PCIe转SRIO单元及SRIO单元组成，剩下的N
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3路PCIe转SRIO通道由依次连接的PCIe软核单元、PCIe转SRIO单元及SRIO单元组成；其中，PCIe硬核单元与PCIe软核单元对外提供PCIe接口，SRIO单元对外提供SRIO接口。3.根据权利要求1或2所述的多CPU的通用数据处理模块硬件架构，其特征在于，所述RGMII...

【专利技术属性】
技术研发人员：邵龙，孙亮，赵衡，郑百衡，
申请(专利权)人：中国电子科技集团公司第十研究所，
类型：发明
国别省市：