一种AXI4-Lite总线远程扩展方法技术

本发明专利技术涉及一种AXI4

【技术实现步骤摘要】
一种AXI4
‑
Lite总线远程扩展方法


[0001]本专利技术属于数据通信
，尤其涉及一种AXI4
‑
Lite总线远程扩展方法。

技术介绍

[0002]AXI（Advanced eXtensible Interface，先进可扩展接口）是一种芯片内部通信协议，是ANBA（Advanced Microcontroller Bus Architecture，先进微控制器总线架构）的子集。AXI4是2010年推出的较新协议版本。AXI4协议的意义在于：当系统中各个功能模块都能遵循AXI4协议时，系统构建就变得简单和快捷。当前，AXI4已经成为众多微处理器和可编程逻辑器件中广泛应用的内部接口，尤其在FPGA（现场可编程门阵列）领域，目前主流FPGA厂商的开发工具和IP核普遍采用AXI4接口。
[0003]AXI4接口分为三个类型：AXI4、AXI4
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Stream和AXI4
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Lite。其中AXI4具有最完整的信号定义，可进行高效率的寻址式数据传递。AXI4
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Stream则定义了一种无地址的数据流高效传输接口。AXI4
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Lite则是经过简化的总线，具备非突发式的寻址读写能力，适合在系统中完成参数设置、状态查询、小批量数据传递等功能。
[0004]具体到AXI4
‑
Lite协议，该协议认为一个接口的两端分别是一个主设备和一个从设备。主设备是指主动发起读写的设备，比如一个处理器模块；从设备是被动接受读写的设备，比如一个存储器或者一个功能部件。协议详细规定了接口信号的名称、功能和时序。AXI4
‑
Lite接口信号被分为若干个通道，分别是：AR通道（Read Address Channel，读地址通道），R通道（Read Data Channel，读数据通道），AW通道（Write Address Channel，写地址通道），W通道（Write Data Channel，写数据通道），B通道（Write Response Channel，写响应通道）。每个通道又包含数据信号线、有效线、就绪标志线，此处不再展开叙述。所有通道中的信号，都在同一个时钟信号驱动下按同步时序工作。
[0005]一次完整的AXI4
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Lite读操作包含下列步骤：1）主设备通过AR通道向从设备传递读地址；2）从设备通过R通道向主设备传递读出的数据。一次完整的AXI4
‑
Lite写操作包含下列步骤：1）主设备通过WR通道向从设备传递读地址，同时通过W通道向从设备传递要写入的数据字；2）从设备通过B通道向主设备传递写入响应。
[0006]当系统（芯片）内含有多个从设备以及一个或多个主设备时，可以通过交互连接器（AXI4
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Lite Interconnect）将所有设备连接起来。交叉连接模块接收主控模块的读写请求，根据预设的地址映射表将读写操作转发到相应外设模块，再将外设模块的响应信息传递回主控模块。当有多个主设备请求读写时，交互连接器会执行仲裁操作，让各个读写请求按顺序逐一完成。在连接关系上，所有设备点对点连接到交互连接器，呈星型结构。多个交互连接器也可以级联，形成多层星型结构。在软件层面，所有从设备的地址映射到统一的地址空间中并占有不同的地址范围，类似于传统的总线结构。交互连接器一般都是预先设计好的IP核，不需要重复开发。
[0007]综上所述，AXI4
‑
Lite协议规定了数字芯片内部多设备间主从式控制读写的标准接口，并在FPGA领域获得了广泛应用。但是，该协议属于数字芯片内部的接口方法，没有扩
展到芯片之间或者设备之间的能力。当前，关于AXI4
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Lite协议的公开文献，多仅限于对协议的使用，尚无对多芯片或多设备间无缝扩展方法的讨论。
[0008]本专利技术的目的是致力于解决多芯片和多设备之间基于AXI4
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Lite总线协议的连接问题，提出一种AXI4
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Lite总线远程扩展方法。

技术实现思路

[0009]本专利技术为解决公知技术中存在的技术问题而提供一种AXI4
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Lite总线远程扩展方法，将当前只应用于芯片内部的AXI4
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Lite总线协议扩展到芯片外部，应用于多个FPGA芯片之间的通信互联，通过封装从AXI4
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Lite接口到网络接口的转换逻辑，实现所有连接在同一以太网上FPGA芯片内统一的AXI4
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Lite总线架构。
[0010]本专利技术为解决公知技术中存在的技术问题所采取的技术方案是：一种AXI4
‑
Lite总线远程扩展方法包括AXI4
‑
Lite读操作和AXI4
‑
Lite写操作；其中，AXI4
‑
Lite读操作包括以下步骤，R1、主端FPGA内的主设备发起AXI4
‑
Lite读操作，在主设备AXI4
‑
Lite接口的AR通道上给出地址；R2、主端FPGA产生一个网络数据包，称之为RAP包，其中包含要读取的地址信息，通过以太网发至从端FPGA；R3、从端FPGA收到RAP包，提取出其中的地址信息，将其发送到从设备AXI4
‑
Lite接口的AR通道上；R4、从端FPGA的从设备从AR通道收到地址，执行读操作；R5、从端FPGA的从设备将读出的数据发送到AXI4
‑
Lite接口的R通道；R6、从端FPGA产生一个网络数据包，称之为RP包，其中包含本次读出的数据，通过以太网发至主端FPGA；R7、主端FPGA收到RP包，提取出其中的数据信息，将其发送到主设备AXI4
‑
Lite的R通道上；R8、主设备从R通道获得数据，完成本次AXI4
‑
Lite读操作；AXI4
‑
Lite写操作包括以下步骤，W1、主端FPGA内的主设备发起AXI4
‑
Lite写操作，在主设备AXI4
‑
Lite接口的WR通道上给出地址，同时在W通道上给出数据；W2、主端FPGA产生一个网络数据包，称之为WP包，其中包含要写的地址和数据信息，通过以太网发至从端FPGA；W3、从端FPGA收到WP包，提取出其中的地址和数据信息，将其发送到从设备AXI4
‑
Lite接口的AW通道和W通道上；W4、从端FPGA的从设备从AW和W通道收到地址和数据，执行写操作；W5、从端FPGA的从设备向AXI4
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Lite接口的B通道发出写响应；W6、从端FPGA产生一个网络数据包，称之为WRP包，通过以太网发至主端FPGA；W7、主端FPGA收到WRP包，提取出其中的数据信息，将其发送到主设备AXI4
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Lite接口的B通道上；W8、主设本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种AXI4
‑
Lite总线远程扩展方法，包括AXI4
‑
Lite读操作和AXI4
‑
Lite写操作；其特征是：AXI4
‑
Lite读操作包括以下步骤，R1、主端FPGA内的主设备发起AXI4
‑
Lite读操作，在主设备AXI4
‑
Lite接口的AR通道上给出地址；R2、主端FPGA产生一个网络数据包，称之为RAP包，其中包含要读取的地址信息，通过以太网发至从端FPGA；R3、从端FPGA收到RAP包，提取出其中的地址信息，将其发送到从设备AXI4
‑
Lite接口的AR通道上；R4、从端FPGA的从设备从AR通道收到地址，执行读操作；R5、从端FPGA的从设备将读出的数据发送到AXI4
‑
Lite接口的R通道；R6、从端FPGA产生一个网络数据包，称之为RP包，其中包含本次读出的数据，通过以太网发至主端FPGA；R7、主端FPGA收到RP包，提取出其中的数据信息，将其发送到主设备AXI4
‑
Lite的R通道上；R8、主设备从R通道获得数据，完成本次AXI4
‑
Lite读操作；AXI4
‑
Lite写操作包括以下步骤，W1、主端FPGA内的主设备发起AXI4
‑
Lite写操作，在主设备AXI4
‑
Lite接口的WR通道上给出地址，同时在W通道上给出数据；W2、主端FPGA产生一个网络数据包，称之为WP包，其中包含要写的地址和数据信息，通过以太网发至从端FPGA；W3、从端FPGA收...

【专利技术属性】
技术研发人员：许家麟，马晓东，吴琼之，邢同鹤，张连娟，
申请(专利权)人：北京耐数电子有限公司，
类型：发明
国别省市：