片式压敏电阻器制造技术

在本发明专利技术的片式压敏电阻器中，通过扩大第三导体的功能部的宽度，提高ESD耐量。第三导体的端部的宽度比第三电极的宽度短且比第三导体的功能部的宽度短。因此，例如在形成第三电极时，即使在存在端面的相对方向上的第三电极和第三导体的相对位置偏移的情况下，也不容易发生第三导体的一部分未被第三电极覆盖的情况。即，第三导体和第三电极的连接区域的大小不变，能够实现良好的连接。能够实现良好的连接。能够实现良好的连接。

【技术实现步骤摘要】
片式压敏电阻器


[0001]本公开涉及片式压敏电阻器(chip varistor)。

技术介绍

[0002]目前，已知有一种在素体的内部设置有压敏电阻器结构的片式压敏电阻器。在下述专利文献1及专利文献2中公开有一种层叠型片式压敏电阻器，其具备：设置于具有层叠结构的素体的内部的多个导体、和以与多个导体分别连接的方式设置于素体的表面的多个电极。
[0003]现有技术文献
[0004]专利文献
[0005]专利文献1：国际公开2018/144987号
[0006]专利文献2：国际公开2021/095368号

技术实现思路

[0007]专利技术所要解决的问题
[0008]在上述的片式压敏电阻器中，通过增大在层叠方向上被导体夹持的素体区域(功能区域)的面积，能够提高ESD耐量。但是，在为了提高功能区域的面积而扩大导体的宽度的情况下，可能导致导体和电极的连接性的降低。
[0009]本公开目的在于，提供一种片式压敏电阻器，其能够提高ESD耐量并且抑制导体和电极的连接性的降低。
[0010]用于解决问题的技术方案
[0011]本公开的一方式的片式压敏电阻器具备：素体，其具有层叠结构，并且具有：相对于层叠方向平行地延伸并且相互相对的第一面及第二面、以及相对于层叠方向平行地延伸而将第一面和第二面连结并且相互相对的第三面及第四面；第一导体，其在素体的规定的层内，沿着第一面和第二面的相对方向从第一面延伸；第二导体，其在素体的与第一导体不同的层内，沿着第一面和第二面的相对方向从第二面延伸，形成与第一导体在素体的层叠方向上重叠的重叠部；第三导体，其在素体的位于第一导体和第二导体之间的层内，从第三面延伸到第四面，具有：与重叠部在素体的层叠方向上重叠的功能部；第一电极，其设置于素体的第一面，与第一导体连接；第二电极，其设置于素体的第二面，与第二导体连接；以及一对第三电极，其分别设置于素体的第三面及第四面，与第三导体的端部连接，从素体的层叠方向观察，与第三面和第四面的相对方向正交的方向上的、第三导体的端部的长度，比第三电极的长度短且比第三导体的功能部的长度短。
[0012]在上述片式压敏电阻器中，通过加长与素体的第三面和第四面的相对方向正交的方向上的第三导体的功能部的长度，提高ESD耐量。第三导体的端部的长度比第三电极的长度短且比第三导体的功能部的长度短，因此，能够在某程度上允许第三导体和第三电极的相对位置偏移。即，即使发生第三导体和第三电极的相对位置偏移，连接区域的大小也不
变，能够实现良好的连接。
[0013]在其它方式的片式压敏电阻器中，从素体的层叠方向观察，就与第三面和第四面的相对方向正交的方向上的长度而言，第三导体的功能部比第三电极长。
[0014]在其它方式的片式压敏电阻器中，从素体的层叠方向观察，就与第三面和第四面的相对方向正交的方向上的长度而言，第三导体的功能部比第三电极短。
[0015]在其它方式的片式压敏电阻器中，第三导体具有：从端部朝向功能部，宽度逐渐扩大的加宽部。
[0016]在其它方式的片式压敏电阻器中，素体具有：以与层叠方向正交的方式延伸并且相互相对的第五面及第六面，一对第三电极从素体的第三面及第四面中的各面延伸到第五面及第六面，从素体的层叠方向观察，设置于第五面及第六面的部分的第三电极与第三导体的加宽部的至少一部分重叠。
[0017]在其它方式的片式压敏电阻器中，第三电极具有：第一部分，其分别设置于第三面及第四面，并且朝向与第五面及第六面的棱线，宽度酒桶状地逐渐缩小；以及第二部分，其分别设置于第五面及第六面，并且随着远离与第三面及第四面的棱线，宽度半圆状地逐渐缩小。
[0018]专利技术效果
[0019]根据本公开，可以提供一种片式压敏电阻器，其能够提高ESD耐量并且抑制导体和电极的连接性的降低。
附图说明
[0020]图1是示出第一实施方式的片式压敏电阻器的概略立体图。
[0021]图2是示出图1所示的素体的内部的各导体的立体图。
[0022]图3是示出图1所示的素体的内部的各导体的截面图。
[0023]图4是仅示出第一导体及第二导体的图。
[0024]图5是仅示出第三导体的图。
[0025]图6是示出各导体的位置关系的截面图。
[0026]图7是示出各导体的位置关系的截面图。
[0027]图8是示出不同方式的片式压敏电阻器的图。
[0028]图9是示出第二实施方式的片式压敏电阻器的概略立体图。
[0029]图10是示出设置于素体的侧面的第三电极的侧视图。
[0030]图11是示出第三导体和第三电极的位置关系的图。
[0031]附图标记的说明
[0032]1、1A
…
片式压敏电阻器；10
…
素体；20A
…
第一电极；20B
…
第二电极；20C、20D
…
第三电极；30A
…
第一导体；30B
…
第二导体；30C
…
第三导体；31
…
端部；32
…
主体部；33
…
加宽部；34
…
功能部；40
…
重叠部；42
…
第一功能层；44
…
第二功能层。
具体实施方式
[0033]以下，参照附图，对本公开的实施方式进行详细说明。此外，在说明中，对相同要素或具有相同功能的要素，使用相同符号并省略重复的说明。
[0034](第一实施方式)
[0035]首先，参照图1～图3，对第一实施方式的片式压敏电阻器1的结构进行说明。
[0036]片式压敏电阻器1为多端子型的层叠片式压敏电阻器，具备素体10和四个端子电极20A～20D而构成。片式压敏电阻器1具有大致长方体形状的外形，是所谓的2012尺寸(长边方向长度为2.0mm，短边方向长度为1.25mm，高度为0.8mm)。
[0037]素体10是具有大致长方体形状的外形的层叠结构体。素体10具有：在长边方向上相互相对的、长方形状的端面10a、10b；和与端面10a、10b正交的、长方形状的四个侧面10c～10f。四个侧面10c～10f以连接端面10a、10b之间的方式延伸。端面10a、10b相对于素体10的层叠方向平行地延伸。四个侧面10c～10f中的侧面10c、10d相对于素体10的层叠方向平行地延伸，且相互相对。四个侧面10c～10f中的侧面10e、10f以相对于素体10的层叠方向正交的方式延伸，在素体10的层叠方向上相互相对。
[0038]素体10由表现压敏电阻器特性的烧结体(半导体陶瓷)构成。素体10是层叠结构体，其包含多层由表现压敏电阻器特性的烧结体构成的层。在实际的素体10中，构成的各层被一体化至不能识别其间的边界的程度。素体10含有ZnO(氧化本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种片式压敏电阻器，其具备：素体，其具有层叠结构，并且具有：相对于层叠方向平行地延伸并且相互相对的第一面及第二面、以及相对于层叠方向平行地延伸而将所述第一面和所述第二面连结并且相互相对的第三面及第四面；第一导体，其在所述素体的规定的层内，沿着所述第一面和所述第二面的相对方向从所述第一面延伸；第二导体，其在所述素体的与所述第一导体不同的层内，沿着所述第一面和所述第二面的相对方向从所述第二面延伸，形成与所述第一导体在所述素体的层叠方向上重叠的重叠部；第三导体，其在所述素体的位于所述第一导体和所述第二导体之间的层内，从所述第三面延伸到所述第四面，具有：与所述重叠部在所述素体的层叠方向上重叠的功能部；第一电极，其设置于所述素体的所述第一面，与所述第一导体连接；第二电极，其设置于所述素体的所述第二面，与所述第二导体连接；以及一对第三电极，其分别设置于所述素体的所述第三面及所述第四面，与所述第三导体的端部连接，从所述素体的层叠方向观察，与所述第三面和所述第四面的相对方向正交的方向上的、所述第三导体的端部的长度，比所述第三电极的长度短且比所述第三导体的所述功能部的长度短。2.根据权利要求1所述的片式压敏电阻器，其中，从所述素体的层叠...

【专利技术属性】
技术研发人员：内田雅幸，筱泽恒树，吉田尚义，簗田壮司，
申请(专利权)人：TDK株式会社，
类型：发明
国别省市：