集成电路中的通孔形成制造技术

用于形成集成电路的方法包括以下步骤：a.提供半导体结构，包括：i.两个晶体管，ii.晶体管的沟道上的栅极，iii.耦合到每一晶体管的触点，iv.在该两个晶体管、栅极和触点上方的介电层，v.布置在第一金属化层内并沿第一方向延伸的第一导电线，vi.将第一导电线与晶体管的第一触点进行连接的第一导电通孔，vii.将第一导电线与晶体管的第二触点进行连接的第二导电通孔，c.将第一介电层开槽，d.沿第一导电线提供间隔物，e.在第一介电层上沉积第二介电层，f.在第二和第一介电材料中形成开口，以及g.在所述开口中提供导电材料，从而形成第三导电通孔。孔。孔。

【技术实现步骤摘要】
集成电路中的通孔形成


[0001]本专利技术涉及集成电路领域，且更具体而言，涉及用于形成集成电路的金属化方案。

技术介绍

[0002]有不断缩小集成电路的驱动力。这意味着需要减小集成电路中使用的标准单元的尺寸。在这方面，所使用的晶体管的类型和金属轨迹线的堆叠方式是关键因素。具体而言，原则上可以最小化多晶硅间距(即，相继的晶体管栅极的间距)、金属间距(即相继的金属轨迹线的间距)和单元高度。
[0003]然而，缩放多晶硅间距进一步变得非常具有挑战性。
[0004]这激发了最近降低单元高度的尝试。这些尝试降低了标准单元的高度，其结果是变得更为矩形。这在图21中示出。可以容易地观察到，降低单元高度也会减少每标准单元的金属轨迹线数量。这对如何将晶片上的一个电路连接到另一个电路有影响。实际上，归因于高引脚密度、低引脚可接近性和有限的布线资源，减少每标准单元的金属轨迹线的数量也降低了标准单元的下金属层的布线能力。
[0005]出于这些原因，单元高度卡在“五轨迹”水平，即可以在垂直上容纳用于接近引脚的五个轨迹的单元高度。
[0006]因此，本领域需要新方法和系统来缩小集成电路。

技术实现思路

[0007]本专利技术的目的是提供用于形成集成电路的良好系统或方法。
[0008]以上目的由根据本专利技术的方法和设备来实现。
[0009]在第一方面，一种用于形成集成电路或集成电路的形成过程中的中间体(15)的方法，该方法包括以下步骤：
[0010]a.提供半导体结构(16)，该半导体结构包括：
[0011]i.由介电间隔(7)分隔开的两个晶体管结构(3a，3b)，每一晶体管结构(3a，3b)包括第一掺杂类型的pMOS侧(5p)和第二掺杂类型的nMOS侧(5n)，每一侧形成沟道结构、源极部分和漏极部分，所述源极部分与所述漏极部分由所述沟道结构在水平上分隔开，
[0012]ii.所述沟道结构上的栅极结构，所述栅极结构包括栅极电极(1)和栅极插塞(4)，
[0013]iii.电耦合到每一晶体管结构(3a，3b)的每一侧(5p，5n)的源极部分和漏极部分的导电触点(M0A)，
[0014]iv.在所述两个晶体管结构(3a，3b)、所述栅极结构和所述导电触点(M0A)上方的第一介电层(8)，
[0015]v.第一导电线(M0B)，所述第一导电线嵌入在所述第一介电层(8)中，使得所述第一导电线(M0B)的顶表面(19)和所述第一介电层(8)的顶表面共面，所述第一导电线(M0B)布置在第一金属化层内并沿第一方向延伸，所述第一导电线(M0B)在每一晶体管结构(3a、3b)的至少一部分上方延伸，
[0016]vi.第一导电通孔(V0A1)，所述第一导电通孔将所述第一导电线(M0B)与所述晶体管结构(3a，3b)中的第一者(3a)的第一侧(5n，5p)上的第一导电触点(M0A1)电连接，
[0017]vii.第二导电通孔(V0A2)，所述第二导电通孔将所述第一导电线(M0B)与所述晶体管结构(3a，3b)中的第二者(3b)的第一侧(5n，5p)上的第二导电触点(M0A2)电连接，
[0018]b.可选地在所述第一导电线(M0B)的顶表面上选择性地提供保护(11)，
[0019]c.将所述第一介电层(8)开槽，以暴露所述第一导电线(M0B)的所有侧壁的顶部(2)，
[0020]d.沿所述第一导电线(M0B)的每一侧壁提供间隔物(13)，
[0021]e.在所述第一介电层(8)上沉积第二介电层(10)，使得所述间隔物(13)的顶表面、所述保护(11)(如果存在)的顶表面、所述第一导电线(M0B)的顶表面(如果不存在保护(11))和所述第二介电层(10)的顶表面相共面，
[0022]f.通过使用所述间隔物(13)中的至少一者作为掩模来蚀刻穿过所述第二介电材料(10)、所述第一介电材料(8)和所述栅极插塞(4)，从而形成暴露所述栅极电极(1)的顶表面的开口(28)，以及
[0023]g.在所述开口中提供导电材料(14)，从而形成第三导电通孔(VintG)。
[0024]在第二方面，本专利技术涉及可通过第一方面的任一实施例获得的集成电路或集成电路的制作过程中的中间体(15)。
[0025]在第二方面的实施例中，本专利技术涉及集成电路或在集成电路的制作过程中的中间体(15)，包括：
[0026]a.半导体结构，该半导体结构包括：
[0027]i.由介电间隔(7)分隔开的两个晶体管结构(3a，3b)，每一晶体管结构(3a，3b)包括第一掺杂类型的pMOS侧(5p)和第二掺杂类型的nMOS侧(5n)，每一侧形成沟道结构、源极部分和漏极部分，所述源极部分与所述漏极部分由所述沟道结构在水平上分隔开，
[0028]ii.所述沟道结构上的栅极结构，所述栅极结构包括栅极电极(1)，
[0029]iii.电耦合到每一晶体管结构(3a，3b)的每一侧(5p，5n)的源极部分和漏极部分的导电触点(M0A)，
[0030]iv.在所述两个晶体管结构(3a，3b)、所述栅极结构和所述导电触点(M0A)上方的第一介电层(8)，
[0031]v.嵌入在所述第一介电层(8)中的第一导电线(M0B)，所述第一导电线(M0B)被布置在第一金属化层内并沿第一方向延伸，
[0032]vi.第一导电通孔(V0A1)，所述第一导电通孔将所述第一导电线(M0B)与所述晶体管结构(3a，3b)中的第一者(3a)的第一侧(5n，5p)上的第一导电触点(M0A1)电连接，
[0033]vii.第二导电通孔(V0A2)，所述第二导电通孔将所述第一导电线(M0B)与所述晶体管结构(3a，3b)中的第二者(3b)的第一侧(5n，5p)上的第二导电触点(M0A2)电连接，
[0034]viii.沿所述第一导电线(M0B)的侧壁的间隔物(13)，
[0035]ix.第三导电通孔(VintG)，所述第三导电通孔穿过所述第二介电材料(10)和所述第一介电材料(8)并接触间隔物(13)和所述栅极电极(1)。
[0036]本专利技术的实施例的优点在于，间隔物(13)的存在确保了M0B和VintG之间的足够距离。
[0037]本专利技术的实施例的优点在于，通过在形成第一导电线(M0B)之后且在最终形成第二导电线(Mintl)之前形成第三导电通孔(VintG)，第三导电通孔(VintG)的纵横比不如在最终形成第二导电线(Mintl)之后形成得那样高，这更容易在具备质量和可靠性的情况下实现。在执行步骤k的实施例中，在两个步骤中形成将第二导电线(Mintl)链接到栅极电极的深通孔(VintG+V5)，每一步骤形成具有合理的纵横比的深通孔的一部分(VintG或V5)。
[0038]本专利技术的实施例的优点在于，它允许生产经尺寸缩小的集成电路。具体而言，它们使构建具有“四轨迹”高度的标准单元成为可能，而当前技术仅允许生产“本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于形成集成电路或在其形成过程中的中间体的方法，所述方法包括以下步骤：a.提供半导体结构(16)，所述半导体结构包括：i.由介电间隔(7)分隔开的两个晶体管结构(3a，3b)，每一晶体管结构(3a，3b)包括第一掺杂类型的pMOS侧(5p)和第二掺杂类型的nMOS侧(5n)，每一侧形成沟道结构、源极部分和漏极部分，所述源极部分与所述漏极部分由所述沟道结构在水平上分隔开，ii.所述沟道结构上的栅极结构，所述栅极结构包括栅极电极(1)和栅极插塞(4)，iii.电耦合到每一晶体管结构(3a，3b)的每一侧(5p，5n)的源极部分和漏极部分的导电触点(M0A)，iv.在所述两个晶体管结构(3a，3b)、所述栅极结构和所述导电触点(M0A)上方的第一介电层(8)，v.第一导电线(M0B)，所述第一导电线嵌入在所述第一介电层(8)中，使得所述第一导电线(M0B)的顶表面(19)和所述第一介电层(8)的顶表面共面，所述第一导电线(M0B)被布置在第一金属化层内并沿第一方向延伸，所述第一导电线(M0B)在每一晶体管结构(3a、3b)的至少一部分上方延伸，vi.第一导电通孔(V0A1)，所述第一导电通孔将所述第一导电线(M0B)与所述晶体管结构(3a，3b)中的第一者(3a)的第一侧(5n，5p)上的第一导电触点(M0A1)电连接，vii.第二导电通孔(V0A2)，所述第二导电通孔将所述第一导电线(M0B)与所述晶体管结构(3a，3b)中的第二者(3b)的第一侧(5n，5p)上的第二导电触点(M0A2)电连接，b.可选地在所述第一导电线(M0B)的顶表面上选择性地提供保护(11)，c.将所述第一介电层(8)开槽，以暴露所述第一导电线(M0B)的所有侧壁的顶部(2)，d.沿所述第一导电线(M0B)的每一侧壁提供间隔物(13)，e.在所述第一介电层(8)上沉积第二介电层(10)，使得所述间隔物(13)的顶表面、如果存在所述保护(11)的情况下的所述保护(11)的顶表面、如果不存在所述保护(11)的情况下的所述第一导电线(M0B)的顶表面、以及所述第二介电层(10)的顶表面相共面，f.通过使用所述间隔物(13)中的至少一者作为掩模来蚀刻穿过所述第二介电材料(10)、所述第一介电材料(8)和所述栅极插塞(4)，从而形成暴露所述栅极电极(1)的顶表面的开口(28)，以及g.在所述开口中提供导电材料(14)，从而形成第三导电通孔(VintG)。2.根据权利要求1所述的方法，其特征在于，所述两个晶体管结构(3a，3b)是两个纳米片晶体管结构(3a，3b)，其中第一掺杂类型的pMOS侧(5p)和第二掺杂类型的nMOS侧(5n)由介电壁(6)分隔开，每一侧(5p，5n)包括多个在垂直上堆叠的纳米片，所述多个形成沟道结构、源极部分和漏极部分，所述源极部分和所述漏极部分被所述沟道结构在水平上分隔开，每一纳米片有一侧接触所述介电壁(6)。3.根据前述权利要求中的任一项所述的方法，其特征在于，步骤a包括以下步骤：a1.提供半导体结构，所述半导体结构包括：(i)由介电间隔(7)分隔开的两个晶体管结构(3a，3b)，每一晶体管结构(3a，3b)包括第一掺杂类型的pMOS侧(5p)和第二掺杂类型的nMOS侧(5n)，每一侧形成沟道结构、源极部分和漏极部分，所述源极部分与所述漏极部分由所述沟道结构在水平上分隔开，
(ii)所述沟道结构上的栅极结构，所述栅极结构包括栅极电极(1)和栅极插塞(4)，以及(iii)电耦合到每一晶体管结构(3a，3b)的每一侧(5p，5n)的源极部分和漏极部分的导电触点(M0A)，a2.在所述两个晶体管结构(3a，3b)、所述栅极结构和所述导电触点(M0A)上方提供第一介电层(8)，a3.在所述第一介电层(8)上方提供第一硬掩模(9)，所述第一硬掩膜(9)具有开口(22)，其长度沿第一方向延伸，所述开口在每一晶体管结构(3a，3b)的至少一部分上方延伸，a4.通过使用所述第一硬掩模(9)作为掩模来蚀刻部分地穿过所述第一介电层(8)，从而形成沟槽(21)，所述沟槽的底部由所述第一介电层(8)形成，a5.用第二硬掩模覆盖所述底部的中心部，并通过使用所述第一硬掩模和所述第二硬掩模作为掩模来蚀刻两个孔(23)，所述第二硬掩模的每一侧上一个孔，从而暴露出第一导电触点(M0A1)和第二导电触点(M0A2)，a6.去除所述第一硬掩模(9)和第二硬掩模，以及a7.用导电材料填充孔(23)和沟槽(21)这两者，从而形成第一导电线(M0B)、所述第一导电通孔(V0A1)和所述第二导电通孔(VOA2)。4.根据前述权利要求中的任一项所述的方法，其特征在于，存在步骤b，并且所述保护(11)是介电保护(11)。5.根据权利要求4所述的方法，其特征在于，存在步骤b，并且所述介电保护(11)是TiO2。6.根据权利要求1至5中的任一项所述的方法，其特征在于，步骤b存在，并且包括将所述第一导电线(M0B)部分地开槽的步骤b1，以及以使所述保护(11)的顶表面与所述第一介电层(8)顶表面共面的方式在所述凹槽(24)中提供所述保护(11)的步骤b2。7.根据前述权利要求中的任一项所述的方法，其特征在于，所述间隔物(13)由氮化硅、氮化硅碳、氮氧化硅碳或碳氧化硅制成。8.根据前述权利要求中的任一项所述的方法，其特征在于，所述间隔物(13)的厚度是3至9nm，优选地4至8nm，更优选地5至7nm。9.根据前述权利要求中的任一项所述的方法，其特征在于，还包括以下步骤：h.h...

【专利技术属性】
技术研发人员：曾文德，D，
申请(专利权)人：IMEC非营利协会，
类型：发明
国别省市：