互连结构及其形成方法技术

本文描述的实施例总体涉及用于形成互连结构的一个或多个方法和由此形成的结构，互连结构诸如包括导线和导电通孔的双镶嵌互连结构。在一些实施例中，穿过半导体衬底上方的一个或多个介电层形成互连开口。互连开口具有通孔开口和位于通孔开口上方的沟槽。在通孔开口中形成导电通孔。对沟槽的一个或多个暴露的介电表面实施成核增强处理。在沟槽的一个或多个暴露的介电表面上的沟槽中和导电通孔上形成导线。本发明专利技术实施例涉及互连结构及其形成方法。法。法。

【技术实现步骤摘要】
互连结构及其形成方法
[0001]本申请是2018年11月07日提交的标题为“互连结构及其形成方法”、专利申请号为201811318515.0的分案申请。


[0002]本专利技术实施例涉及互连结构及其形成方法。

技术介绍

[0003]半导体集成电路(IC)工业经历了指数型增长。IC材料和设计的技术进步已经产生了多代IC，其中，每一代IC都比上一代IC具有更小和更复杂的电路。在IC演化过程中，功能密度(例如，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(例如，使用制造工艺可产生的最小组件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。然而，按比例缩小也导致了前几代在较大几何尺寸下可能没有出现的挑战。

技术实现思路

[0004]根据本专利技术的一些实施例，提供了一种形成半导体结构的方法，包括：穿过半导体衬底上方的一个或多个介电层形成互连开口，所述互连开口具有过孔开口和位于所述过孔开口上方的沟槽；在所述过孔开口中形成导电过孔；对所述沟槽的一个或多个暴露的介电表面实施成核增强处理；以及在所述沟槽的所述一个或多个暴露的介电表面上的所述沟槽中和所述导电过孔上形成导线。
[0005]根据本专利技术的另一些实施例，还提供了一种半导体结构，包括：半导体衬底；一个或多个介电层，位于所述半导体衬底上方；以及互连结构，设置在所述一个或多个介电层中，所述互连结构包括：导电过孔；以及导线，位于所述导电过孔上方，所述导线设置在所述一个或多个介电层的水平表面上方，在所述一个或多个介电层的水平面处与位于所述导电过孔和所述导线的导电填充材料之间的界面处的所述导电过孔的上表面处设置相同的物质。
[0006]根据本专利技术的又一些实施例，还提供了一种形成半导体结构的方法，包括：穿过半导体衬底上方的一个或多个介电层形成双镶嵌开口，其中，所述双镶嵌开口包括沟槽和过孔开口；在所述过孔开口中形成导电过孔；通过破坏暴露在所述沟槽中的介电表面的化学键增加暴露于所述沟槽中的所述介电表面上的成核位点的数量；以及通过在数量增加的成核位点上吸附导电填充材料，在所述沟槽中沉积所述导电填充材料，其中，沉积所述导电填充材料不包括使用晶种层。
附图说明
[0007]当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本专利技术的各个方面。应该指出，根据工业中的标准实践，各种部件未按比例绘制。实际上，为了清楚的讨论，
各个部件的尺寸可以任意地增加或减小。
[0008]图1至图10是根据一些实施例的在用于形成互连结构的示例性方法期间的相应的中间步骤的截面图。
[0009]图11是根据一些实施例的用于形成互连结构的示例性方法的流程图。
[0010]图12是根据一些实施例的示例性原子层蚀刻(ALE)工艺的流程图。
[0011]图13至图18是根据一些实施例的图6的中间结构的部分的各个细节和/或修改的截面图。
具体实施方式
[0012]以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0013]而且，为便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
[0014]本文描述的实施例总体涉及用于在半导体工艺中形成互连结构(诸如包括导线和导电过孔的双镶嵌互连结构)的一种或多种方法。通常，导电过孔可以选择性地沉积在过孔开口中以用于互连结构，之后可以执行成核增强处理，并且随后可以在沟槽中沉积导电填充材料以用于互连结构。成核增强处理可以诸如通过成核使得导电填充材料自底向上和/或共形沉积，并且沉积在介电表面上。一些实施例可以避免使用沉积导电填充材料的晶种层，并且可以进一步避免在互连结构中使用高电阻含金属阻挡层。因此，可以增加用于形成互连结构的一些工艺窗口，并且可以减小互连结构的电阻。也可以实现其它优势或益处。
[0015]本文在后段制程(BEOL)工艺的上下文中描述了一些实施例。其它实施例范围内的其它工艺和结构可以在其它上下文中实施，诸如在中段制程(MEOL)工艺和其它上下文中。参照公开的实施例讨论各种修改；然而，可以对公开的实施例作出其它修改，并且同时仍保持在所提供主题的范围内。本领域普通技术人员将容易理解，可以作出的其它修改预期在其它实施例的范围内。虽然以特定顺序讨论了方法实施例，但是各个其它方法实施例可以以任何逻辑顺序实施并且可以包括本文中描述的更少或更多的步骤。
[0016]图1至图10是根据一些实施例的在用于形成互连结构的示例性方法期间的相应的中间结构的截面图。图11是根据一些实施例的用于形成互连结构的示例性方法200的流程图。
[0017]图1和方法200的操作202示出了半导体衬底20上方的介电层的形成。图1示出了位于半导体衬底20上方的第一介电层22。半导体衬底20可以是或包括掺杂的(例如，掺杂有p
型或n型掺杂剂)或未掺杂的块状半导体、绝缘体上半导体(SOI)衬底等。在一些实施例中，半导体衬底20的半导体材料可以包括如硅(Si)和锗(Ge)的元素半导体；化合物半导体；合金半导体；或它们的组合。
[0018]各个器件均可以位于半导体衬底20上。例如，半导体衬底20可以包括诸如Fin FET(FinFET)、平面FET，垂直全环栅FET(VGAA FET)等的场效应晶体管(FET)；二极管；电容器；电感器；和其它器件。例如，器件可以完全形成在半导体衬底20内、半导体衬底20的部分和一个或多个上面的层的部分中和/或完全形成在一个或多个上面的层中。本文描述的工艺可以用于形成和/或互连器件以形成集成电路。集成电路可以是诸如用于专用集成电路(ASIC)、处理器、存储器的任何电路或其它电路。
[0019]第一介电层22位于半导体衬底20之上。第一介电层22可以直接位于半导体衬底20上，或可以在第一介电层22和半导体衬底20之间设置任何数量的其它层。例如，第一介电层22可以是或包括金属间电介质(IMD)或层间电介质(ILD)。第一介电层22可以例如是或包括k值小于约4.0(诸如约2.0或甚至更小)的低k电介质。在一些实例中，第一介电层22包本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种形成半导体结构的方法，包括：穿过半导体衬底上方的一个或多个介电层形成互连开口，所述互连开口具有过孔开口和位于所述过孔开口上方的沟槽，所述过孔开口暴露位于半导体衬底与所述介电层之间的导电部件；对所述介电层的被所述沟槽和所述过孔开口暴露的介电表面实施选择性增强处理，所述选择性增强处理使得在所述导电部件上以比所述暴露的介电表面更高的速率沉积金属，在所述过孔开口中形成金属导电过孔；在形成所述导电过孔后，对所述沟槽的一个或多个暴露的介电表面以及所述导电过孔的暴露的导电表面实施成核增强处理，其中，所述成核增强处理破坏沿着所述沟槽中的暴露表面的键并且产生悬空键，以用于成核位点；以及在所述沟槽的所述一个或多个暴露的介电表面上的所述沟槽中和所述导电过孔的所述导电表面上形成导线，所述导线包括单一连续的材料，其中，所述一个或多个介电层中的顶部介电层的顶面和所述导线的顶面的最低点是平坦的，其中，所述成核增强处理使得所述介电表面的水平表面和所述暴露的导电表面产生的成核位点，多于所述介电表面的垂直表面产生的成核位点，所述导线和所述介电层之间没有晶种层并且没有含金属阻挡层。2.根据权利要求1所述的方法，其中，形成所述导线包括在所述一个或多个暴露的介电表面上的所述沟槽中共形地沉积所述导线的材料。3.根据权利要求1所述的方法，其中，形成所述导线不包括沉积用于沉积所述导线的材料的晶种层。4.根据权利要求1所述的方法，其中，在形成所述导线之前，没有在所述互连开口中沉积含金属阻挡层。5.根据权利要求1所述的方法，还包括，在所述过孔开口的第一侧壁上形成第一介电衬垫，并且在所述沟槽的第二侧壁上形成第二介电衬垫，其中：所述一个或多个介电层包括蚀刻停止层；所述一个或多个暴露的介电表面包括所述蚀刻停止层的表面；所述过孔开口穿过所述蚀刻停止层；以及所述蚀刻停止层、所述第一介电衬垫和所述第二介电衬垫形成介电扩散阻挡层。6.根据权利要求1所述的方法，其中，所述导线是钌、镍、钼、钨、铜或它们的组合。7.根据权利要求1所述的方法，其中，对所述沟槽的一个或多个暴露的介电表面以及所述导电过孔的暴露的导电表面实施所述成核增强处理形成处理表面，所述等离子体处理使等离子体物质嵌入在相应材料中扩散至所述处理表面之下一定深度。8.根据权利要求7所述的方法，其中，用于等离子体的物质扩散至形成处理表面的材料中至距离处理表面的相应材料的深度等于或小于5nm，并且浓度在从1
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【专利技术属性】
技术研发人员：王菘豊，奧野泰利，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：