一种高精度延迟链信息校准电路、校准方法技术

本发明专利技术提供了一种高精度延迟链信息校准电路、校准方法。通过生成随机信号，向抽头延迟链上不断地发送随机信号，获取译码器结果，并将译码器的码密度信息写入存储器ram模块；记录所述随机信号到达抽头的最远位置，并且统计每个信号到达每个抽头的次数；根据所有抽头上总的统计次数、时钟周期以及每个抽头被统计次数，确定每个抽头的延迟时间，生成延迟链校准电路的延迟信息；实际校准时，根据待测信号及延迟链的抽头信息生成的信号对应的译码器的译码结果作为地址信息，从存储器ram模块中查阅延时长度，并根据所述延时长度以执行校准。相比于现有技术，采用抽头延迟链的方法执行统计计数，采用码密度查找表法，实现了高精度要求的延时时间的校准。求的延时时间的校准。求的延时时间的校准。

【技术实现步骤摘要】
一种高精度延迟链信息校准电路、校准方法


[0001]本专利技术涉及延迟校准领域，具体而言，涉及一种高精度延迟链信息校准电路、校准方法。

技术介绍

[0002]时间数字转换器TDC是一种精密时间间隔测量技术，它广泛的应用于激光测距，卫星导航，高能物理实验以及医学成像等技术，TDC的测量精度往往与这些领域的技术水平息息相关，于是提高TDC的精度一直是人们关注的一个问题。以往追求TDC的高精度，高稳定性，一般在专用集成电路(Application Specific Integrated Circuit，ASIC)中实现，但是设计周期长，成本高的问题难以得到解决。TDC本质是一种计数器，传统采用的计数方法有直接计数法，多相位时钟法等方法，但这些方法都难以满足现代科技应用所需的精度标准。提高时钟频率来提高精度的方法也受到时序上保持时间和建立时间的限制。

技术实现思路

[0003]有鉴于此，本专利技术实施例的目的在于提供一种高精度延迟链信息校准电路，应用于时间数字转换器TDC，在现场可编程门阵列FPGA中实现，旨在解决设计周期长，成本高的问题，并且具有较好的灵活性；且计数方法采用抽头延迟链的方法，校准方法采用码密度查找表法，实现了高精度的要求。
[0004]本专利技术的第一方面提供了一种高精度延迟链信息校准电路，所述电路包括校准模块，延迟链模块，存储器ram模块；所述延迟链模块包括译码器；其中：
[0005]校准模块，用于生成与时钟周期不相关的随机信号，并向所述延迟链模块中的抽头延迟链上不断地发送所述随机信号；并根据所述延迟链模块中反馈脉冲获取译码器结果，并将译码器的码密度信息写入存储器ram模块；
[0006]延迟链模块，用于记录所述随机信号到达抽头的最远位置，并且统计每个信号到达每个抽头的次数；根据所有抽头上总的统计次数、时钟周期以及每个抽头被统计次数，确定每个抽头的延迟时间，生成延迟链校准电路的延迟信息；
[0007]存储器ram模块，用于存储所述延迟信息，所述延迟信息包括延时长度；
[0008]所述校准模块，还用于实际校准时，根据待测信号及延迟链的抽头信息生成的信号对应的译码器的译码结果作为地址信息，从存储器ram模块中查阅延时长度，并根据所述延时长度以执行校准。
[0009]进一步，所述校准模块包括清零子模块，统计子模块，累加子模块，并分别设有代表工作完成的zero_done，shoot_done，accu_done三个标志信号；
[0010]根据标志信号与复位信号，进行状态转换。
[0011]进一步，所述清零子模块，用于在每次重新校准之前，将ram中每个地址的数据写入零，完成清零，方便下一步码密度延时信息在ram上的写入与累加；在写满地址后，它会发出一个zero_done信号，将fix_state变为010，告诉统计模块开始码密度统计；
[0012]所述统计子模块，用于根据奇数个反相器级联构成的环形振荡器来产生随机信号，当所述延迟链模块检测到抽头延迟链第一个抽头在某个时钟上升沿拉高，延迟链会发出一个叫valid的脉冲至统计子模块；当统计子模块检测到valid信号时，它的内部控制器会去主动获取译码器的结果，并且将译码器结果减1作为地址对ram进行写入操作；
[0013]所述累加子模块，用于将ram上的数据进行累加再重新写入：当收到统计模块的shoot_done信号后，fix_state变为010，累加子模块开始工作，使得每一个地址上的数据都是之前地址上所有数据的累计。
[0014]进一步，延迟链模块包括延迟链结构以及译码器；所述译码器为温度计码译码器；
[0015]所述根据所述所有抽头上总的统计次数、时钟周期以及每个抽头被统计次数，确定每个抽头的延迟时间，生成延迟链校准电路的延迟信息，包括：
[0016]将每个抽头的延迟时间τ
i
表示为：
[0017][0018]其中，h
i
为该抽头上的被统计次数，N为所有抽头上总的统计次数，T为时钟周期。
[0019]进一步，所述延迟链信息校准电路还包括倍频模块；
[0020]所述倍频模块，用于根据FPGA的时钟配置信息，调整校准电路的时钟频率、时钟周期，从而控制抽头数量。
[0021]此外，本专利技术第二方面还提供一种高精度延迟链信息校准方法，所述方法包括：
[0022]S1，生成与时钟周期不相关的随机信号，并向所述延迟链模块中的抽头延迟链上不断地发送所述随机信号；并根据所述延迟链模块中反馈脉冲获取译码器结果，并将译码器的码密度信息写入存储器ram模块；
[0023]S2，记录所述随机信号到达抽头的最远位置，并且统计每个信号到达每个抽头的次数；根据所有抽头上总的统计次数、时钟周期以及每个抽头被统计次数，确定每个抽头的延迟时间，生成延迟链校准电路的延迟信息；
[0024]S3，存储所述延迟信息至存储器ram模块，所述延迟信息包括延时长度；
[0025]S4，实际校准时，根据待测信号及延迟链的抽头信息生成的信号对应的译码器的译码结果作为地址信息，从存储器ram模块中查阅延时长度，并根据所述延时长度以执行校准。
[0026]进一步，S1还包括：
[0027]S10，在每次重新校准之前，将ram中每个地址的数据写入零，完成清零，方便下一步码密度延时信息在ram上的写入与累加；在写满地址后，它会发出一个zero_done信号，将fix_state变为010，告诉统计模块开始码密度统计；
[0028]S11，根据奇数个反相器级联构成的环形振荡器来产生随机信号，当所述延迟链模块检测到抽头延迟链第一个抽头在某个时钟上升沿拉高，延迟链会发出一个叫valid的脉冲至统计子模块；当统计子模块检测到valid信号时，它的内部控制器会去主动获取译码器的结果，并且将译码器结果减1作为地址对ram进行写入操作；
[0029]S12，将ram上的数据进行累加再重新写入：当收到统计模块的shoot_done信号后，fix_state变为010，累加子模块开始工作，使得每一个地址上的数据都是之前地址上所有数据的累计。
[0030]进一步，所述S2中，根据所述所有抽头上总的统计次数、时钟周期以及每个抽头被统计次数，确定每个抽头的延迟时间，生成延迟链校准电路的延迟信息，包括：
[0031]将每个抽头的延迟时间τ
i
表示为：
[0032][0033]其中，h
i
为该抽头上的被统计次数，N为所有抽头上总的统计次数，T为时钟周期。
[0034]此外，本专利技术第三方面还提供一种时间数字转换器，所述时间数字转换器在FPGA中实现，所述电子装置包括如上所述的高精度延迟链信息校准电路。
[0035]此外，本专利技术第四方面还提供一种电子装置，所述电子装置包括：一个或多个处理器，存储器，所述存储器用于存储一个或多个计算机程序；所述计算机程序被配置成由所述一个或多个处理本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高精度延迟链信息校准电路，其特征在于，所述电路包括校准模块，延迟链模块，存储器ram模块；所述延迟链模块包括译码器；其中：校准模块，用于生成与时钟周期不相关的随机信号，并向所述延迟链模块中的抽头延迟链上不断地发送所述随机信号；并根据所述延迟链模块中反馈脉冲获取译码器结果，并将译码器的码密度信息写入存储器ram模块；延迟链模块，用于记录所述随机信号到达抽头的最远位置，并且统计每个信号到达每个抽头的次数；根据所有抽头上总的统计次数、时钟周期以及每个抽头被统计次数，确定每个抽头的延迟时间，生成延迟链校准电路的延迟信息；存储器ram模块，用于存储所述延迟信息，所述延迟信息包括延时长度；所述校准模块，还用于实际校准时，根据待测信号及延迟链的抽头信息生成的信号对应的译码器的译码结果作为地址信息，从存储器ram模块中查阅延时长度，并根据所述延时长度以执行校准。2.根据权利要求1所述的高精度延迟链信息校准电路，其特征在于，所述校准模块包括清零子模块，统计子模块，累加子模块，并分别设有代表工作完成的zero_done，shoot_done，accu_done三个标志信号；根据标志信号与复位信号，进行状态转换。3.根据权利要求2所述的高精度延迟链信息校准电路，其特征在于：所述清零子模块，用于在每次重新校准之前，将ram中每个地址的数据写入零，完成清零，方便下一步码密度延时信息在ram上的写入与累加；在写满地址后，它会发出一个zero_done信号，将fix_state变为010，告诉统计模块开始码密度统计；所述统计子模块，用于根据奇数个反相器级联构成的环形振荡器来产生随机信号，当所述延迟链模块检测到抽头延迟链第一个抽头在某个时钟上升沿拉高，延迟链会发出一个叫valid的脉冲至统计子模块；当统计子模块检测到valid信号时，它的内部控制器会去主动获取译码器的结果，并且将译码器结果减1作为地址对ram进行写入操作；所述累加子模块，用于将ram上的数据进行累加再重新写入：当收到统计模块的shoot_done信号后，fix_state变为010，累加子模块开始工作，使得每一个地址上的数据都是之前地址上所有数据的累计。4.根据权利要求3所述的高精度延迟链信息校准电路，其特征在于，延迟链模块包括延迟链结构以及译码器；所述译码器为温度计码译码器；所述根据所述所有抽头上总的统计次数、时钟周期以及每个抽头被统计次数，确定每个抽头的延迟时间，生成延迟链校准电路的延迟信息，包括：将每个抽头的延迟时间τ
i
表示为：其中，h
i
为该抽头上的被统计次数，N为所有抽头上总的统计次数，T为时钟周期。5.根据权利要求4所述的高精度延迟链信息校准电路，其特征在于，所述延迟链信息校准电路还包括倍频模块；所述倍频模块，用于...

【专利技术属性】
技术研发人员：廖永波，林嘉诚，陈亦可，魏超，徐丰和，袁丕根，彭鹏，黄乐天，
申请(专利权)人：电子科技大学长三角研究院湖州，
类型：发明
国别省市：