多个模数转换器的相位校准电路及芯片制造技术

一种多个模数转换器的相位校准电路及芯片，属于模数转换技术领域，各个模数转换器接入训练信号，且根据参考时钟对训练信号进行采样，以得到各个数字序列信号值，数字序列信号值包括各个采样时刻对应的采样值；偏差检测器根据各个数字序列信号值的采样峰值之间的采样时间差得出各个模数转换器对应的相位补偿值，采样峰值为各个采样时刻对应的采样值的最大值；相位调节器根据各个模数转换器对应的相位补偿值对参考时钟进行相位补偿，以输出各个模数转换器对应的工作时钟，从而抵消不同模数转换器之间的相位偏差，减小各个模数转换器之间实际采样的相位误差，提高了多个模数转换器相位的一致性。相位的一致性。相位的一致性。

【技术实现步骤摘要】
多个模数转换器的相位校准电路及芯片


[0001]本申请属于模数转换
，尤其涉及一种多个模数转换器的相位校准电路及芯片。

技术介绍

[0002]当前很多应用场景要求集成于芯片上的多个模数转换器相位具有一致性，但是在实际应用中，由于芯片上各电路之间的噪声干扰以及芯片制作时无法避免的工艺误差等原因，多个模数转换器相位实际上无法达成高度一致性，无法满足使用过程中的实际需要，现有技术试图直接减小芯片噪声、工艺误差等干扰，然而要做到避免干扰极为困难，即：无法提高多个模数转换器相位的一致性。

技术实现思路

[0003]本申请的目的在于提供一种多个模数转换器的相位校准电路及芯片，旨在解决由于芯片上各电路之间的噪声干扰、芯片制作时无法避免的工艺误差等原因，无法提高多个模数转换器相位的一致性的问题。
[0004]本申请实施例提供了一种多个模数转换器的相位校准电路，包括：多个模数转换器、偏差检测器以及相位调节器：
[0005]各个所述模数转换器，配置为接入训练信号，且根据参考时钟对所述训练信号进行采样，以得到各个数字序列信号值；所述数字序列信号值包括各个采样时刻对应的采样值；
[0006]所述偏差检测器，与各个所述模数转换器连接，配置为根据各个所述数字序列信号值的采样峰值之间的采样时间差得出各个所述模数转换器对应的相位补偿值；所述采样峰值为所述各个采样时刻对应的采样值的最大值；
[0007]所述相位调节器，与所述模数转换器和所述偏差检测器连接，配置为根据各个所述模数转换器对应的相位补偿值对所述参考时钟进行相位补偿，以输出各个所述模数转换器对应的工作时钟。
[0008]在其中一个实施例中，所述偏差检测器包括多个子检测器、计算单元和多个寄存器；
[0009]各个所述子检测器，与各个所述模数转换器一一对应连接，配置为获取各个所述数字序列信号值的采样峰值的峰值采样时刻；
[0010]所述计算单元，与各个所述子检测器连接，用于根据各个峰值采样时刻计算各个时间差，并根据各个所述时间差得到各个所述模数转换器对应的相位补偿值；
[0011]各个所述寄存器，与所述计算单元和所述相位调节器连接，用于记录各个所述相位补偿值。
[0012]在其中一个实施例中，所述子检测器包括：
[0013]缓存器，与所述模数转换器连接，配置为记录所述数字序列信号值；
[0014]搜索电路，与所述缓存器连接，配置为对所述数字序列信号值中的各个采样值进行最大值搜索，以得到所述采样峰值，且将所述采样峰值对应的采样时刻作为所述峰值采样时刻；
[0015]时间戳寄存器，与所述搜索电路和所述计算单元连接，用于记录所述峰值采样时刻。
[0016]在其中一个实施例中，所述相位调节器包括与多个所述寄存器一一连接的多个子调节模块；
[0017]各个所述子调节模块，与各个所述寄存器连接，配置为根据各个所述相位补偿值对所述参考时钟进行相位补偿，以输出各个所述模数转换器对应的工作时钟。
[0018]在其中一个实施例中，所述相位补偿值为m位二进制数值，所述m位二进制数值与m个子补偿信号一一相对应；所述子调节模块包括串联的m个延时单元；
[0019]各个所述延时单元配置为接入各个子补偿信号，并根据各个所述子补偿信号对所述参考时钟进行延时或转发。
[0020]在其中一个实施例中，所述延时单元包括缓冲器和选择器；
[0021]所述缓冲器的输入端和所述选择器的第一输入端作为所述延时单元的参考时钟输入端，所述缓冲器的输出端与所述选择器的第二输入端连接，所述选择器的输出端作为所述延时单元的参考时钟输出端，所述选择器的控制端作为所述延时单元的子补偿信号输入端。
[0022]在其中一个实施例中，各个所述模数转换器还配置为根据各个所述模数转换器对应的工作时钟对各个模拟输入信号进行采样，以输出各个数字信号。
[0023]在其中一个实施例中，所述多个模数转换器的相位校准电路还包括：
[0024]信号发生器，与多个所述模数转换器连接，配置为输出所述训练信号。
[0025]在其中一个实施例中，所述信号发生器在输出所述训练信号之后，还配置为输出多个使能信号；
[0026]所述相位校准电路还包括多个三态门；
[0027]各个所述三态门与各个所述模数转换器一一对应连接，各个所述三态门还与所述信号发生器连接；
[0028]各个所述三态门配置为接入各个所述模拟输入信号，并根据各个所述使能信号转发各个所述模拟输入信号。
[0029]本专利技术实施例还提供一种模数转换芯片，所述放大器包括上述的多个模数转换器的相位校准电路。
[0030]本专利技术实施例与现有技术相比存在的有益效果是：由于偏差检测器根据各个数字序列信号值的采样峰值之间的采样时间差得出各个模数转换器对应的相位补偿值；且相位调节器根据各个模数转换器对应的相位补偿值对参考时钟进行相位补偿，以输出各个模数转换器对应的工作时钟，从而抵消不同模数转换器之间的相位偏差，减小各个模数转换器之间实际采样的相位误差，提高了多个模数转换器相位的一致性。
附图说明
[0031]为了更清楚地说明本专利技术实施例中的技术专利技术，下面将对实施例描述中所需要使
用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0032]图1为本申请一实施例提供的多个模数转换器的相位校准电路的一种结构示意图；
[0033]图2为本申请一实施例提供的多个模数转换器的相位校准电路的一种训练信号波形图；
[0034]图3为本申请一实施例提供的多个模数转换器的相位校准电路的另一种结构示意图；
[0035]图4为本申请一实施例提供的多个模数转换器的相位校准电路的另一种结构示意图；
[0036]图5为本申请一实施例提供的多个模数转换器的相位校准电路的另一种结构示意图；
[0037]图6为本申请一实施例提供的多个模数转换器的相位校准电路的另一种结构示意图；
[0038]图7为本申请一实施例提供的多个模数转换器的相位校准电路中延时单元的一种部分示例电路原理图；
[0039]图8为本申请一实施例提供的多个模数转换器的相位校准电路的另一种结构示意图；
[0040]图9为本申请一实施例提供的多个模数转换器的相位校准电路的另一种结构示意图。
具体实施方式
[0041]为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
[0042]需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多个模数转换器的相位校准电路，其特征在于，包括多个模数转换器、偏差检测器以及相位调节器：各个所述模数转换器，配置为接入训练信号，且根据参考时钟对所述训练信号进行采样，以得到各个数字序列信号值；所述数字序列信号值包括各个采样时刻对应的采样值；所述偏差检测器，与各个所述模数转换器连接，配置为根据各个所述数字序列信号值的采样峰值之间的采样时间差得出各个所述模数转换器对应的相位补偿值；所述采样峰值为所述各个采样时刻对应的采样值的最大值；所述相位调节器，与所述模数转换器和所述偏差检测器连接，配置为根据各个所述模数转换器对应的相位补偿值对所述参考时钟进行相位补偿，以输出各个所述模数转换器对应的工作时钟。2.如权利要求1所述的多个模数转换器的相位校准电路，其特征在于，所述偏差检测器包括多个子检测器、计算单元和多个寄存器；各个所述子检测器，与各个所述模数转换器一一对应连接，配置为获取各个所述数字序列信号值的采样峰值的峰值采样时刻；所述计算单元，与各个所述子检测器连接，用于根据各个峰值采样时刻计算各个时间差，并根据各个所述时间差得到各个所述模数转换器对应的相位补偿值；各个所述寄存器，与所述计算单元和所述相位调节器连接，用于记录各个所述相位补偿值。3.如权利要求2所述的多个模数转换器的相位校准电路，其特征在于，所述子检测器包括：缓存器，与所述模数转换器连接，配置为记录所述数字序列信号值；搜索电路，与所述缓存器连接，配置为对所述数字序列信号值中的各个采样值进行最大值搜索，以得到所述采样峰值，且将所述采样峰值对应的采样时刻作为所述峰值采样时刻；时间戳寄存器，与所述搜索电路和所述计算单元连接，用于记录所述峰值采样时刻。4.如权利要求2所述的多个模数转换器的相位校准电路，其特征在于，所述相位调节器包括与多个所述寄存器一一连接...

【专利技术属性】
技术研发人员：汤顺，刘永新，
申请(专利权)人：深圳市微纳集成电路与系统应用研究院，
类型：发明
国别省市：