用于8bit频域卷积神经网络的频域卷积运算加速系统技术方案

本发明专利技术提出一种用于8bit频域卷积神经网络的频域卷积运算加速系统，涉及频域卷积运算加速设计的技术领域，解决了当前频域卷积神经网络的卷积计算慢，难以部署到资源有限的硬件平台上，影响产品上市时间和设计成本的问题，获取一对8bit乘法式数据，对获取的一对8bit乘法式数据进行打包，对打包完成的一对8bit乘法式数据进行乘法计算，输出频域卷积乘法结果，对频域卷积乘法结果进行累加，输出频域卷积累加结果，对频域卷积累加结果进行恢复，得到最终的频域卷积运算复数输出结果；本发明专利技术提升频域卷积的运算速度，便于将频域卷积部署至硬件平台上，提高FPGA加速器中处理数字信号的效率，加速产品上市时间和降低产品设计成本。加速产品上市时间和降低产品设计成本。加速产品上市时间和降低产品设计成本。

【技术实现步骤摘要】
用于8bit频域卷积神经网络的频域卷积运算加速系统


[0001]本专利技术涉及频域卷积运算加速设计的
，特别涉及一种用于8bit频域卷积神经网络的频域卷积运算加速系统。

技术介绍

[0002]卷积神经网络(Convolutional neural network，CNN)在图像识别等许多计算机视觉任务中有着优秀的表现，具有分类和识别的功能，同时在智能识别传感器和自动驾驶车等诸多产品设计中有着广泛应用，但是目前最先进的卷积神经网络普遍具有较深的网络层次和较高的计算复杂度，这使得它们很难部署到资源有限的硬件平台中，如FPGA、ASIC等，卷积神经网络的计算速度影响产品上市的时间和设计成本，因此，CNN的硬件加速器设计成为目前业界的研究热点之一，许多加速CNN中卷积计算的快速算法被提出，如快速傅里叶变换(Fast Fourier Transform，FFT)算法可将传统的空间域卷积变换为频域卷积，从而使用更为简单的元素对应乘法(Element
‑
Wise Multiplication，EWMM)操作取代传统复杂的空间卷积操作，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于8bit频域卷积神经网络的频域卷积运算加速系统，其特征在于，所述系统包括：数据获取模块，用于获取一对8bit乘法式数据；数据打包模块，用于对获取的一对8bit乘法式数据进行打包，将打包完成的一对8bit乘法式数据传输至复数计算模块；复数计算模块，用于对打包完成的一对8bit乘法式数据中的两个8bits数据同时进行频域卷积复数乘法计算，输出频域卷积复数乘法计算结果至累加模块；累加模块，用于对频域卷积乘法结果进行存放与累加，输出频域卷积累加结果；数据恢复模块，用于对频域卷积累加结果进行恢复，得到最终的频域卷积运算复数输出结果。2.根据权利要求1所述的用于8bit频域卷积神经网络的频域卷积运算加速系统，其特征在于，所述数据获取模块从8bit频域卷积神经网络中的不同输出通道的频域卷积运算中获取一对8bit乘法式数据。3.根据权利要求1所述的用于8bit频域卷积神经网络的频域卷积运算加速系统，其特征在于，所述数据打包模块将一对8bit乘法式数据打包组合成一个27bit的宽数据，并传输至复数计算模块中存储和计算。4.根据权利要求3所述的用于8bit频域卷积神经网络的频域卷积运算加速系统，其特征在于，所述复数计算模块包括第一寄存器A、第二寄存器B、预加减法器、乘法器、第三寄存器C、加法器、第四寄存器D和第五寄存器E，所述第一寄存器A和第二寄存器B并行，数据打包模块的输出端分别连接第一寄存器A和第二寄存器B的输入端，第一寄存器A和第二寄存器B的输出端连接加减法器的输入端，加减法器的输出端和第三寄存器C的输出端连接乘法器的输入端，乘法器的输出端和第四寄存器D的输出端连接加法器的输入端，加法器的输出端连接第五寄存器E的输入端，第五寄存器E的输出端连接累加模块的输入端，数据打包模块输出的27bits的宽数据分别输入第一寄存器A和第二寄存器B存放，第一寄存器A和第二寄存器B存放的27bits的宽数据输入加减法器进行加减运算，输出27bits的宽数据的加减运算结果，加减运算结果和第三寄存器C存放的乘法数输入乘法器进行乘法运算，输出乘法计算结果，乘法计算结果和第四寄存器D存放的校正值通过加法器进行加法运算，对乘法器输出...

【专利技术属性】
技术研发人员：陈逸，刘博生，徐永祺，武继刚，
申请(专利权)人：广东工业大学，
类型：发明
国别省市：