一种主从式多DSP处理系统、方法、设备及存储介质技术方案

本发明专利技术公开了一种主从式多DSP处理系统、方法、设备及存储介质，属于空间嵌入式计算机应用领域。本系统在整个系统间的复位做了级联控制，利用从DSP(协处理器)的复位将HPI的初始化由硬件电路改为FPGA控制，同时通过在线配置的加载模式，通过主处理器在线加载协处理器程序，节省了协处理器外部程序存储器，有效地解决了现有主从式多DSP系统中存在复位同步处理、HPI接口固定、加载模式固定、硬件电路设计复杂度高、系统扩展性差等问题，本系统降低了计算机的电路设计复杂度，提高计算机的灵活性、可扩展性及继承性，可广泛应用于空间嵌入式计算机产品中，具有较高的推广应用价值。具有较高的推广应用价值。具有较高的推广应用价值。

【技术实现步骤摘要】
一种主从式多DSP处理系统、方法、设备及存储介质


[0001]本专利技术属于空间嵌入式计算机应用领域，具体涉及一种主从式多DSP处理系统、方法、设备及存储介质。

技术介绍

[0002]多功能化是空间嵌入式计算机的发展趋势，目前计算机通过不同功能的模块搭建，各模块间通过多个处理器分别实现控制、数据处理、接口通信等不同的功能，数字信号处理器(DSP)为星载计算机中较常用的处理器。主机接口(HPI)是DSP的一个并行接口，对于主从式的DSP系统来说，主处理器可通过HPI接口访问从DSP的内存及外围存储。
[0003]现有的设计各处理器具备独立的上电/看门狗复位、独立的程序存储器、固定的加载配置，主处理器通过外部接口与从DSP的HPI接口相连，HPI接口的位宽(16位/32位)通过外部管脚的硬件上下拉实现。此类设计虽满足使用需求，但是存在复位同步处理、HPI接口固定、加载模式固定、硬件电路设计复杂度高、系统扩展性差等弊端，不满足日益增长的实际需求。因此，现有的系统，无法实现一个主处理器同多个从DSP实现互连，计算机电路复杂且系统的可扩展性差。

技术实现思路

[0004]为解决上述技术问题，本专利技术针对主从式多DSP系统架构，提供一种主从式多DSP处理系统、方法、设备及存储介质，由主处理器掌控接口的主控权，访问协处理器(从DSP)的存储空间以及程序的加载配置，有效地解决了现有主从式多DSP系统中存在复位同步处理、HPI接口固定、加载模式固定、硬件电路设计复杂度高、系统扩展性差等问题。
[0005]为了达到上述目的，本专利技术采用技术方案如下：
[0006]一种主从式多DSP处理系统，包括控制模块、数据处理模块和供电模块；
[0007]所述控制模块包括主处理器和复位&看门狗；
[0008]所述数据处理模块包括从DSP和FPGA；
[0009]所述控制模块用于实现主处理器最小系统、总线通信、看门狗电路及单机系统的复位、与从DSP和FPGA的信息与控制交互、主处理器的接口调试；
[0010]所述数据处理模块用于实现从DSP最小系统和FPGA系统、与外部信息交互、配置刷新电路；
[0011]所述供电模块用于实现一次电源输入、保险丝异构限流保护、浪涌抑制、滤波器与DC/DC二次电源转换、板内三次电源转换；
[0012]其中，主处理器、复位&看门狗和FPGA之间两两互连，FPGA与从DSP互连。
[0013]进一步地，所述数据处理模块包括多个从DSP，每个从DSP分别与FPGA交互连通。
[0014]进一步地，FPGA与从DSP之间通过HPI接口实现互连。
[0015]进一步地，主处理器与FPGA之间通过EMIF总线实现互连。
[0016]进一步地，所述主处理器与所述复位&看门狗之间连接有程序存储器，所述程序存
储器内存储有主处理器程序和从DSP程序。
[0017]进一步地，所述FPGA和复位&看门狗之间连接有FPGA程序存储器，所述FPGA程序存储器存储有FPGA程序。
[0018]进一步地，所述主处理器的型号为FT
‑
C6701V
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A，所述从DSP的型号为FT
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C6416，所述FPGA的型号为JFM7K325T
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C。
[0019]一种基于上述主从式多DSP处理系统的主从式多DSP处理方法，包括步骤如下：
[0020]上电稳定后，复位&看门狗输出复位信号，主处理器在复位期间搬移引导程序至内部，解除复位后引导程序开始运行，运行主处理器程序并初始化主处理器；主处理器在判读到FPGA的DONE信号为高电平时，将控制FPGA复位的GPIO置高，解除FPGA复位；FPGA复位解除后，主处理器控制FPGA配置从DSP的加载模式，然后主处理器控制FPGA输出从DSP的复位信号与对应的高低电平。
[0021]一种主从式多DSP处理设备，包括：
[0022]存储器，用于存储计算机程序；
[0023]处理器，用于执行所述计算机程序时实现上述主从式多DSP处理方法的步骤。
[0024]一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，所述计算机程序被处理器执行时实现上述主从式多DSP处理方法的步骤。
[0025]相比于现有技术，本专利技术具有有益效果如下：
[0026]本专利技术提供一种主从式多DSP处理系统，包括有控制模块、数据处理模块和供电模块，供电模块负责对整个主从式多DSP处理系统的供电，实现一次电源输入、保险丝异构限流保护、浪涌抑制、滤波器与DC/DC二次电源转换、板内三次电源转换；控制模块包括主处理器和复位&看门狗，在主从式多DSP处理系统中起到控制作用，实现主处理器最小系统、总线通信、看门狗电路及单机系统的复位、与从DSP和FPGA的信息与控制交互、主处理器的接口调试等功能；数据处理模块包括从DSP和FPGA，在主从式多DSP处理系统起到处理数据的作用，实现从DSP最小系统和FPGA系统、与外部信息交互、配置刷新电路等功能。
[0027]本系统在整个系统间的复位做了级联控制，利用从DSP(协处理器)的复位将HPI的初始化由硬件电路改为FPGA控制，同时通过在线配置的加载模式，通过主处理器在线加载协处理器程序，节省了协处理器外部程序存储器，本系统降低了计算机的电路设计复杂度，提高计算机的灵活性、可扩展性及继承性，可广泛应用于空间嵌入式计算机产品中，具有较高的推广应用价值。
[0028]优选地，本系统数据处理模块包括多个从DSP，多个从DSP之间为并行处理，使得本系统具有强大的处理能力,可以完成各种高速实时信号处理。
[0029]优选地，本系统利用HPI接口实现FPGA与从DSP之间的互连，利用HPI接口可以实现与主机之间并行、高速的数据交换。
[0030]优选地，本系统的主处理器与FPGA之间通过EMIF总线实现互连，可实现从DSP与FPGA双向数据的高速和实时通信。
[0031]本专利技术还提供一种主从式多DSP处理方法，本方法由主处理器(主处理器)掌控接口的主控权，访问从DSP(协处理器)的存储空间以及程序的加载配置。本方法不仅可以满足卫星多功能化的需求，而且可以降低硬件设计复杂度、减小重量、减小体积、降低功耗、架构易扩展的实际需求。
附图说明
[0032]图1为本专利技术实施例提供的一种主从式多DSP处理系统的电路工作原理图；
[0033]图2为本专利技术实施例提供的一种主从式多DSP处理系统的结构示意图；
[0034]图3为本专利技术实施例提供的一种主从式多DSP处理方法的流程图。
具体实施方式
[0035]本专利技术提供一种主从式多DSP处理系统，包括控制模块、数据处理模块和供电模块；所述控制模块包括主处理器和复位&amp本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种主从式多DSP处理系统，其特征在于，包括控制模块、数据处理模块和供电模块；所述控制模块包括主处理器和复位&看门狗；所述数据处理模块包括从DSP和FPGA；所述控制模块用于实现主处理器最小系统、总线通信、看门狗电路及单机系统的复位、与从DSP和FPGA的信息与控制交互、主处理器的接口调试；所述数据处理模块用于实现从DSP最小系统和FPGA系统、与外部信息交互、配置刷新电路；所述供电模块用于实现一次电源输入、保险丝异构限流保护、浪涌抑制、滤波器与DC/DC二次电源转换、板内三次电源转换；其中，主处理器、复位&看门狗和FPGA之间两两互连，FPGA与从DSP互连。2.根据权利要求1所述的一种主从式多DSP处理系统，其特征在于，所述数据处理模块包括多个从DSP，每个从DSP分别与FPGA交互连通。3.根据权利要求1所述的一种主从式多DSP处理系统，其特征在于，FPGA与从DSP之间通过HPI接口实现互连。4.根据权利要求1所述的一种主从式多DSP处理系统，其特征在于，主处理器与FPGA之间通过EMIF总线实现互连。5.根据权利要求1所述的一种主从式多DSP处理系统，其特征在于，所述主处理器与所述复位&看门狗之间连接有程序存储器，所述程序存储器内存储有主处理器程序和从DSP程序。6.根据权利要求1所述的一种主从式多DSP处理系统，其特征在于，所述FPGA和复位&a...

【专利技术属性】
技术研发人员：王勇，路海全，高峰，曹海文，曲翕，李鹏，闫博，李婧，杨方，
申请(专利权)人：西安微电子技术研究所，
类型：发明
国别省市：