复位信号预处理装置、方法及可编程逻辑器件制造方法及图纸

本发明专利技术提供一种复位信号预处理装置、方法及可编程逻辑器件，涉及计算机技术领域，该装置包括：第一同步电路和第一延迟释放电路；第一同步电路中包括M个第一寄存器和第一与门器件；第一延迟释放电路包括N个第二寄存器和第一或门器件；复位信号由第一同步电路中第1个第一寄存器的信号输入端输入复位信号预处理装置；预处理后的复位信号由第一或门器件的信号输出端输出至第一目标可编程逻辑器件。本发明专利技术提供的复位信号预处理装置、方法及可编程逻辑器件，能避免可编程逻辑器件响应于不稳定状态下的复位信号进行逻辑复位时出现复位错误，能减少可编程逻辑器件的复位错误，能提高可编程逻辑器件的稳定性。程逻辑器件的稳定性。程逻辑器件的稳定性。

【技术实现步骤摘要】
复位信号预处理装置、方法及可编程逻辑器件


[0001]本专利技术涉及计算机
，尤其涉及一种复位信号预处理装置、方法及可编程逻辑器件。

技术介绍

[0002]现场可编程逻辑门阵列（Field Programmable GATE Array，FPGA）器件、复杂可编程逻辑（Complex Programmable logic device，CPLD）器件等可编程逻辑器件，以其高速地并发计算能力、灵活地可编程性能、丰富地接口资源、更低地功耗以及开发周期短等优势，在加速计算领域、人工智能领域等得到广泛应用。
[0003]在上述可编程逻辑器件出现程序跑飞或程序跳转的情况下，上述可编程逻辑器件可以响应于接收到的复位信号进行逻辑复位。
[0004]但是，在上述可编程逻辑器件接收到的复位信号处于不稳定状态下的情况下，上述可编程逻辑器件响应于上述处于不稳定状态下的复位信号进行逻辑复位时易出现复位错误。

技术实现思路

[0005]本专利技术提供一种复位信号预处理装置、方法及可编程逻辑器件，用以解决现有技术中可编程逻辑器件响应于不稳定状态下的复位信号进行逻辑复位时易出现复位错误的缺陷，实现减少可编程逻辑器件的复位错误。
[0006]本专利技术提供一种复位信号预处理装置，包括：第一同步电路和第一延迟释放电路；所述第一同步电路中包括M个第一寄存器和第一与门器件；所述第一延迟释放电路包括N个第二寄存器和第一或门器件；M和N均为预定义的正整数；每一所述第一寄存器的时钟信号输入端和每一所述第二寄存器的时钟信号输入端，均与第一目标可编程逻辑器件的时钟信号输出端连接；所述第一同步电路中，第m
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1个第一寄存器的信号输出端与第m个第一寄存器的信号输入端连接，第个第一寄存器的信号输出端还与所述与门器件的信号输入端连接，所述与门器件的信号输出端与所述第一延迟释放电路中第1个第二寄存器的信号输入端连接，，，为预定义的正整数且；所述第一延迟释放电路中，第n
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1个第二寄存器的信号输出端与第n个第二寄存器的信号输入端连接，第个第二寄存器的信号输出端还与所述或门器件的信号输入端连接，，，为预定义的正整数且；复位信号由所述第一同步电路中第1个第一寄存器的信号输入端输入所述复位信号预处理装置；预处理后的复位信号由所述第一或门器件的信号输出端输出至所述第一目标可
编程逻辑器件，所述第一目标可编程逻辑器件的复位逻辑包括响应于高电平的复位信号进行逻辑复位，响应于低电平的复位信号进行复位解除。
[0007]基于本专利技术提供的一种复位信号预处理装置，所述M和N的取值范围由所述第一目标可编程逻辑器件输出的时钟信号的时钟域确定基于本专利技术提供的一种复位信号预处理装置，所述和的取值范围由所述第一目标可编程逻辑器件输出的时钟信号的时钟域确定。
[0008]本专利技术还提供一种复位信号预处理装置，包括：第二同步电路和第二延迟释放电路；所述第二同步电路中包括P个第三寄存器、第一非门器件和第二与门器件；所述第二延迟释放电路包括Q个第四寄存器、第二非门器件和第二或门器件；P和Q均为预定义的正整数；每一所述第三寄存器的时钟信号输入端和每一所述第四寄存器的时钟信号输入端，均与第二目标可编程逻辑器件的时钟信号输出端连接；所述第二同步电路中，所述第一非门器件的信号输出端与所述第二同步电路中的第1个第三寄存器的信号输入端连接，第个第三寄存器的信号输出端与第个第三寄存器的信号输入端连接，第个第三寄存器的信号输出端还与所述第二与门器件的信号输入端连接，所述第二与门器件的信号输出端与所述第二延迟释放电路中第1个第四寄存器的信号输入端连接，，，为预定义的正整数且；所述第二延迟释放电路中，第个第四寄存器的信号输出端与第个第四寄存器的信号输入端连接，第个第四寄存器的信号输出端还与所述第二或门器件的信号输入端连接，，，为预定义的正整数且；复位信号由所述第一非门器件的信号输入端输入所述复位信号预处理装置；预处理后的复位信号由所述第二非门器件的信号输出端输出至所述第二目标可编程逻辑器件，所述第二目标可编程逻辑器件的复位逻辑包括响应于低电平的复位信号进行逻辑复位，响应于高电平的复位信号进行复位解除。
[0009]基于本专利技术提供的一种复位信号预处理装置，所述P和Q的取值范围由所述第二目标可编程逻辑器件输出的时钟信号的时钟域确定。
[0010]基于本专利技术提供的一种复位信号预处理装置，所述和所述的取值范围由所述第二目标可编程逻辑器件输出的时钟信号的时钟域确定。
[0011]本专利技术还提供一种基于如上任一所述的复位信号预处理装置实现的复位信号预处理方法，包括：获取复位信号和第一目标可编程逻辑器件的时钟信号；
将所述复位信号和所述时钟信号输入所述复位信号预处理装置；获取所述复位信号预处理装置输出的预处理后的复位信号，并将所述预处理后的复位信号输入至所述第一目标可编程逻辑器件，以供所述第一目标可编程逻辑器件在所述预处理后的复位信号为高电平的情况下，响应于所述预处理后的复位信号进行逻辑复位，在所述预处理后的复位信号为低电平的情况下，响应于所述预处理后的复位信号进行复位解除。
[0012]本专利技术还提供一种基于如上任一所述的复位信号预处理装置实现的复位信号预处理方法，包括：获取复位信号和第二目标可编程逻辑器件的时钟信号；将所述复位信号和所述时钟信号输入所述复位信号预处理装置；获取所述复位信号预处理装置输出的预处理后的复位信号，并将所述预处理后的复位信号输入至所述第二目标可编程逻辑器件，以供所述第二目标可编程逻辑器件在所述预处理后的复位信号为低电平的情况下，响应于所述预处理后的复位信号进行逻辑复位，在所述预处理后的复位信号为高电平的情况下，响应于所述预处理后的复位信号进行复位解除。
[0013]本专利技术还提供一种可编程逻辑器件，包括：如上任一所述的复位信号预处理装置。
[0014]本专利技术还提供一种可编程逻辑器件，包括：如上任一所述的复位信号预处理装置。
[0015]本专利技术还提供一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时实现如上述任一种所述复位信号预处理方法。
[0016]本专利技术还提供一种非暂态计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现如上述任一种所述复位信号预处理方法。
[0017]本专利技术还提供一种计算机程序产品，包括计算机程序，所述计算机程序被处理器执行时实现如上述任一种所述复位信号预处理方法。
[0018]本专利技术提供的复位信号预处理装置、方法及可编程逻辑器件，复位信号预处理装置包括第一同步电路和第一延迟释放电路，第一同步电路能基于可编程逻辑器件的时钟信号对输入的复位信号进行信号采样，能保证对复位信号采样的可靠性，并通过多级寄存器的信号传递，将复位信号同步至可编程逻辑器件的时钟以及消除复位信号中的亚稳态，第一延迟释放电路通过多级寄存器的信号传递来延迟内部生成复位信号的释放，以实现复位信号在任何时钟域下的复位有效，能避本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种复位信号预处理装置，其特征在于，包括：第一同步电路和第一延迟释放电路；所述第一同步电路中包括M个第一寄存器和第一与门器件；所述第一延迟释放电路包括N个第二寄存器和第一或门器件；M和N均为预定义的正整数；每一所述第一寄存器的时钟信号输入端和每一所述第二寄存器的时钟信号输入端，均与第一目标可编程逻辑器件的时钟信号输出端连接；所述第一同步电路中，第m
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1个第一寄存器的信号输出端与第m个第一寄存器的信号输入端连接，第个第一寄存器的信号输出端还与所述与门器件的信号输入端连接，所述与门器件的信号输出端与所述第一延迟释放电路中第1个第二寄存器的信号输入端连接，，，为预定义的正整数且；所述第一延迟释放电路中，第n
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1个第二寄存器的信号输出端与第n个第二寄存器的信号输入端连接，第个第二寄存器的信号输出端还与所述或门器件的信号输入端连接，，，为预定义的正整数且；复位信号由所述第一同步电路中第1个第一寄存器的信号输入端输入所述复位信号预处理装置；预处理后的复位信号由所述第一或门器件的信号输出端输出至所述第一目标可编程逻辑器件，所述第一目标可编程逻辑器件的复位逻辑包括响应于高电平的复位信号进行逻辑复位，响应于低电平的复位信号进行复位解除。2.根据权利要求1所述的复位信号预处理装置，其特征在于，所述M和N的取值范围由所述第一目标可编程逻辑器件输出的时钟信号的时钟域确定。3.根据权利要求1或2所述的复位信号预处理装置，其特征在于，所述和的取值范围由所述第一目标可编程逻辑器件输出的时钟信号的时钟域确定。4.一种复位信号预处理装置，其特征在于，包括：第二同步电路和第二延迟释放电路；所述第二同步电路中包括P个第三寄存器、第一非门器件和第二与门器件；所述第二延迟释放电路包括Q个第四寄存器、第二非门器件和第二或门器件；P和Q均为预定义的正整数；每一所述第三寄存器的时钟信号输入端和每一所述第四寄存器的时钟信号输入端，均与第二目标可编程逻辑器件的时钟信号输出端连接；所述第二同步电路中，所述第一非门器件的信号输出端与所述第二同步电路中的第1个第三寄存器的信号输入端连接，第个第三寄存器的信号输出端与第个第三寄存器的信号输入端连接，第个第三寄存器的信号输出端还与所述第二与门器件的信号输入端连接，所述第二与门器件的信号输出端与所述第二延迟释放电路中...

【专利技术属性】
技术研发人员：冯驰，
申请(专利权)人：北京中科网威信息技术有限公司，
类型：发明
国别省市：