DSP和FPGA处理器的上电控制电路及方法技术

本发明专利技术公开了一种DSP和FPGA处理器的上电控制电路及方法，上电控制电路包括CPLD处理器、DSP独立电源轨、FPGA独立电源轨；DSP独立电源轨包括多个DSP电源轨，FPGA独立电源轨包括多个FPGA电源轨；CPLD处理器还设置有与DSP电源轨数量相适配的多个第三输出I/O管脚，CPLD处理器还设置有与FPGA电源轨数量相适配的多个第四输出I/O管脚；CPLD处理器按照预设顺序通过多个第三输出I/O管脚和多个第四输出I/O管脚控制多个DSP电源轨和多个FPGA电源轨依次启动。实施本发明专利技术实施例，可缩短多核异构处理器系统的启动时间。器系统的启动时间。器系统的启动时间。

【技术实现步骤摘要】
DSP和FPGA处理器的上电控制电路及方法


[0001]本专利技术涉及多核数字信号系统
，具体涉及一种DSP和FPGA处理器的上电控制电路及方法。

技术介绍

[0002]现场可编程门阵列FPGA(Field Program Gate Array)具有灵活的接口扩展性及丰富的并行处理能力。数字信号处理器DSP(Digital Signal Processor)集成高效的乘加运算架构及快速傅里叶变换FFT(Fast Fourier Transform)单元等高性能运算单元。使用DSP+FPGA的异构多核数字信号系统在数据采集、通信、电力及仪器仪表等行业具有重要的应用情景。
[0003]DSP及FPGA均有复杂的上电时序及复位要求；这种多核异构系统的设计中上电控制是尤为关键的一环。无法同时满足所有处理器上电时序要求的设计会影响系统的稳定性，甚至导致系统启动失败。
[0004]现有技术为了满足上电时序，一般有2种方法：
[0005]一种是FPGA先上电，等待一个较长的FPGA启动时间(约数十秒)后，再由FPGA逻辑控制DSP上电。该方法具有上电时间长(以分钟算)以及DSP及FPGA无法独立工作的缺点。一旦FPGA加载异常或者逻辑错误，则会导致DSP无法启动。
[0006]另一种方法是采用RC延时控制分立电源上电实现DSP及FPGA的上电时序。该方法具有时序一致性差，上电曲线过度平缓导致电源轨处于亚稳态，无闭环控制的缺点。

技术实现思路

[0007]本专利技术的目的在于提供一种DSP和FPGA处理器的上电控制电路及方法，其可缩短多核异构处理器系统的启动时间。
[0008]为实现上述目的，本专利技术第一方面公开了一种DSP和FPGA处理器的上电控制电路，其包括CPLD处理器、DSP独立电源轨、FPGA独立电源轨；
[0009]所述CPLD处理器的第一输出I/O管脚和第二输出I/O管脚分别连接至所述DSP处理器的复位管脚和FPGA处理器的PROG管脚，所述CPLD处理器的第一输入I/O管脚和第二输入I/O管脚分别连接至所述DSP处理器的RESETSTAT管脚和FPGA处理器的DONE管脚；
[0010]所述DSP独立电源轨包括多个DSP电源轨，所述FPGA独立电源轨包括多个FPGA电源轨；所述CPLD处理器还设置有与DSP电源轨数量相适配的多个第三输出I/O管脚，所述CPLD处理器还设置有与FPGA电源轨数量相适配的多个第四输出I/O管脚；
[0011]所述多个DSP电源轨的输出端分别连接至DSP处理器相应的电源输入端，所述多个FPGA电源轨的输出端分别连接至FPGA处理器相应的电源输入端；所述多个第三输出I/O管脚分别连接至所述DSP电源轨的EN端，所述多个第四输出I/O管脚分别连接至所述FPGA电源轨的EN端；
[0012]所述CPLD处理器按照预设顺序通过所述多个第三输出I/O管脚和多个第四输出I/
O管脚控制所述多个DSP电源轨和多个FPGA电源轨依次启动。
[0013]作为一种可选的实施方式，在本专利技术第一方面中，所述CPLD处理器还设置有与DSP电源轨数量相适配的多个第三输入I/O管脚，所述CPLD处理器还设置有与FPGA电源轨数量相适配的多个第四输入I/O管脚；所述多个DSP电源轨的PG端分别连接至多个第三输入I/O管脚，所述多个FPGA电源轨的PG端分别连接至多个第四输入I/O管脚。
[0014]作为一种可选的实施方式，在本专利技术第一方面中，所述多个DSP电源轨分别为第一DSP电源轨、第二DSP电源轨、第三DSP电源轨和第四DSP电源轨；所述多个FPGA电源轨分别为第一FPGA电源轨、第二FPGA电源轨、第三FPGA电源轨和第四FPGA电源轨；
[0015]所述第一DSP电源轨、第二DSP电源轨、第三DSP电源轨和第四DSP电源轨的输出电压分别为1.8V、0.9V、1.5V和0.9V；所述第一FPGA电源轨、第二FPGA电源轨、第三FPGA电源轨和第四FPGA电源轨的输出电压分别为1.0V、1.2V、0.75V和2.0V；
[0016]所述多个DSP电源轨和多个FPGA电源轨的启动顺序依次为第一DSP电源轨、第二DSP电源轨、第一FPGA电源轨、第二FPGA电源轨、第三DSP电源轨、第三FPGA电源轨、第四DSP电源轨和第四FPGA电源轨。
[0017]作为一种可选的实施方式，在本专利技术第一方面中，CPLD处理器通过第三输入I/O管脚或第四输入I/O管脚监控在前的DSP电源轨的PG端或FPGA电源轨的PG端是否为高电平，在所述在前的DSP电源轨的PG端或FPGA电源轨的PG端为高电平时，CPLD处理器控制在后的DSP电源轨或FPGA电源轨启动。
[0018]作为一种可选的实施方式，在本专利技术第一方面中，在所有的DSP电源轨和FPGA电源轨均启动后，CPLD处理器的第一输出I/O管脚和第二输出I/O管脚分别向所述DSP处理器的复位管脚和FPGA处理器的PROG管脚发送高电平信号，所述发送的高电平信号的持续时间为30
‑
50ms。
[0019]本专利技术第二方面公开一种采用本专利技术第一方面的DSP和FPGA处理器的上电控制电路实现DSP和FPGA处理器的上电控制的方法，其包括以下步骤：
[0020]步骤1：启动CPLD处理器和计数器；
[0021]步骤2：判断当前计数值是否达到使能条件，如果达到使能条件，则通过第三输出I/O管脚或第四输出I/O管脚控制所述其中一个DSP电源轨或其中一个FPGA电源轨启动；
[0022]步骤3：如果未达到使能条件，则计数器加一后重新执行步骤2直至计数值达到计数总值，所述计数总值设置于所述CPLD中；
[0023]步骤4：当所述计数值达到计数总值后，CPLD处理器的第一输出I/O管脚和第二输出I/O管脚分别向所述DSP处理器的复位管脚和FPGA处理器的PROG管脚发送高电平信号，所述发送的高电平信号的持续时间为30
‑
50ms；
[0024]步骤5：完成DSP处理器和FPGA处理器的上电。
[0025]作为一种可选的实施方式，在本专利技术第二方面中，判断当前计数值是否达到使能条件，包括：
[0026]确定当前计数值对应的目标电源轨，所述目标电源轨为待启动的DSP电源轨或FPGA电源轨；
[0027]如果当前计数值未对应目标电源轨或者目标电源轨的PG端输出为高电平，则当前计数值未达到使能条件，反之，如果当前计数值存在对应的目标电源轨，且所述目标电源轨
的PG端输出为低电平，则判断当前计数值达到使能条件。
[0028]作为一种可选的实施方式，在本专利技术第二方面中，所述CPLD处理器还设置有与DSP电源轨数量相适配的多个第三输入I/O管脚，所述CPLD处理器还设置有与FPGA电源轨数量相适配的多个第四输入I/O管脚；所述多个DSP电源轨的PG端分别连接至多个第三输入I/O管脚，所述多个FP本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种DSP和FPGA处理器的上电控制电路，其特征在于，其包括CPLD处理器、DSP独立电源轨、FPGA独立电源轨；所述CPLD处理器的第一输出I/O管脚和第二输出I/O管脚分别连接至所述DSP处理器的复位管脚和FPGA处理器的PROG管脚，所述CPLD处理器的第一输入I/O管脚和第二输入I/O管脚分别连接至所述DSP处理器的RESETSTAT管脚和FPGA处理器的DONE管脚；所述DSP独立电源轨包括多个DSP电源轨，所述FPGA独立电源轨包括多个FPGA电源轨；所述CPLD处理器还设置有与DSP电源轨数量相适配的多个第三输出I/O管脚，所述CPLD处理器还设置有与FPGA电源轨数量相适配的多个第四输出I/O管脚；所述多个DSP电源轨的输出端分别连接至DSP处理器相应的电源输入端，所述多个FPGA电源轨的输出端分别连接至FPGA处理器相应的电源输入端；所述多个第三输出I/O管脚分别连接至所述DSP电源轨的EN端，所述多个第四输出I/O管脚分别连接至所述FPGA电源轨的EN端；所述CPLD处理器按照预设顺序通过所述多个第三输出I/O管脚和多个第四输出I/O管脚控制所述多个DSP电源轨和多个FPGA电源轨依次启动。2.根据权利要求1所述的DSP和FPGA处理器的上电控制电路，其特征在于，所述CPLD处理器还设置有与DSP电源轨数量相适配的多个第三输入I/O管脚，所述CPLD处理器还设置有与FPGA电源轨数量相适配的多个第四输入I/O管脚；所述多个DSP电源轨的PG端分别连接至多个第三输入I/O管脚，所述多个FPGA电源轨的PG端分别连接至多个第四输入I/O管脚。3.根据权利要求2所述的DSP和FPGA处理器的上电控制电路，其特征在于，所述多个DSP电源轨分别为第一DSP电源轨、第二DSP电源轨、第三DSP电源轨和第四DSP电源轨；所述多个FPGA电源轨分别为第一FPGA电源轨、第二FPGA电源轨、第三FPGA电源轨和第四FPGA电源轨；所述第一DSP电源轨、第二DSP电源轨、第三DSP电源轨和第四DSP电源轨的输出电压分别为1.8V、0.9V、1.5V和0.9V；所述第一FPGA电源轨、第二FPGA电源轨、第三FPGA电源轨和第四FPGA电源轨的输出电压分别为1.0V、1.2V、0.75V和2.0V；所述多个DSP电源轨和多个FPGA电源轨的启动顺序依次为第一DSP电源轨、第二DSP电源轨、第一FPGA电源轨、第二FPGA电源轨、第三DSP电源轨、第三FPGA电源轨、第四DSP电源轨和第四FPGA电源轨。4.根据权利要求1所述的DSP和FPGA处理器的上电控制电路，其特征在于，CPLD处理器通过第三输入I/O管脚或第四输入I/O管脚监控在前的DSP电源轨的PG端或FPGA电源轨的PG端是否为高电平，在所述在前的DSP电源轨的PG端或FPGA电源轨的PG端为高电平时，CPLD处理器控制在后的DSP电源轨或FPGA电源轨启动。5.根据权利要求4所述的DSP和FPGA处理器的上电控制电路，其特征在于，在所有的DSP电源轨和FPGA电源轨均启动后，CPLD处理器的第一输出I/O管脚和第二输出I/O管脚分别向所述DSP处理器的复位管脚和FPGA处理器的PROG管脚发送高电平信号，所述发送的高电平信号的持续时间为30
‑
50ms。6.一种采用权利要求1所述的DSP和FPGA处理器的上电控制电路实现DSP和FPGA处理...

【专利技术属性】
技术研发人员：廖文强，梁权荣，陈昱，
申请(专利权)人：广州创龙电子科技有限公司，
类型：发明
国别省市：