半导体装置的制造方法制造方法及图纸

提供能够高精度地检测蚀刻的终点的半导体装置的制造方法。在半导体基板的元件区域形成半导体元件，在半导体基板的切割线区域的一个主面即上表面之上附加至少一个凸起，向切割线区域的上表面之上进行膜的形成，在膜的形成中，以膜覆盖至少一个凸起的侧面的第一台阶、膜的上表面具有第二台阶的方式形成膜，进行膜的等离子体蚀刻，在等离子体蚀刻中，基于在膜的等离子体蚀刻中生成的生成物的发光的强度，检测等离子体蚀刻的终点。检测等离子体蚀刻的终点。检测等离子体蚀刻的终点。

【技术实现步骤摘要】
半导体装置的制造方法


[0001]本专利技术涉及半导体装置的制造方法。

技术介绍

[0002]在专利文献1中，公开了为了形成接触孔而使用等离子体蚀刻装置对层间绝缘膜进行蚀刻的方法。该方法具有使用蚀刻终点检测装置对层间绝缘膜的蚀刻的终点进行检测的步骤，该蚀刻终点检测装置通过从等离子体蚀刻装置的等离子体区域放出的特定波长的光的发光强度的变化来测定蚀刻的终点。
[0003]专利文献1：日本特开平11
‑
003882号公报
[0004]在基于蚀刻中生成的生成物的发光的强度而检测蚀刻的终点的情况下，如果该发光的强度弱则蚀刻的终点的检测精度下降。

技术实现思路

[0005]本专利技术就是为了解决上述问题而提出的，其目的在于提供一种能够增强在蚀刻中生成的生成物的发光的强度，由此高精度地检测蚀刻的终点的半导体装置的制造方法。
[0006]本专利技术的半导体装置的制造方法是，在半导体基板的元件区域形成半导体元件，在半导体基板的切割线区域的一个主面即上表面之上附加至少一个凸起，向切割线区域的上表面之上进行膜的形成，在膜的形成中，以膜覆盖至少一个凸起的侧面的第一台阶、膜的上表面具有第二台阶的方式形成膜，进行膜的等离子体蚀刻，在等离子体蚀刻中，基于在膜的等离子体蚀刻中生成的生成物的发光的强度，检测等离子体蚀刻的终点。
[0007]专利技术的效果
[0008]根据本专利技术，提供了能够高精度地检测蚀刻的终点的半导体装置的制造方法。
附图说明
[0009]图1是示出实施方式1的半导体装置的制造方法的制造中途的状态的图。
[0010]图2是示出实施方式1的半导体装置的制造方法的制造中途的状态的图。
[0011]图3是示出实施方式1的半导体装置的制造方法的制造中途的状态的图。
[0012]图4是示出实施方式1的半导体装置的制造方法的制造中途的状态的图。
[0013]图5是示出实施方式1的半导体装置的制造方法的制造中途的状态的图。
[0014]图6是示出实施方式1的半导体装置的制造方法的制造中途的状态的图。
[0015]图7是示出实施方式2的半导体装置的制造方法的制造中途的状态的图。
[0016]图8是示出实施方式1的半导体装置的制造方法的制造中途的状态的图。
[0017]图9是示出实施方式1的半导体装置的制造方法的制造中途的状态的图。
[0018]图10是示出实施方式1的半导体装置的制造方法的制造中途的状态的图。
[0019]图11是示出设置于切割线区域的凸起的配置的一个例子的图。
[0020]图12是示出实施方式1的半导体装置的图。
[0021]图13是示出半导体基板的元件区域和切割线区域的图。
[0022]图14是示出实施方式1的半导体装置的制造方法的流程图。
具体实施方式
[0023]<A.实施方式1>
[0024]<A
‑
1.前言>
[0025]在制造半导体装置时使用的方法之一是蚀刻。例如，当在层间绝缘膜形成接触孔时，使用等离子体蚀刻。
[0026]如果蚀刻时间短，则不能充分执行蚀刻，发生例如接触孔未能够到达扩散区域或下层配线而引起非导通这样的问题。反之，如果蚀刻时间长，则过度地执行蚀刻，发生例如将扩散区域或下层配线过蚀刻，使基底层大受损伤这样的问题。在由于经过了预定的时间而结束蚀刻的情况下，难以抑制这样的问题。
[0027]在更合适的时机(timing)结束蚀刻的方法之一是使用蚀刻终点检测装置(End Point Detector，以下简称为EPD)，基于蚀刻的生成物的发光强度来检测蚀刻的终点的方法。然而，在例如通过蚀刻来形成接触孔的情况下，如果被蚀刻面积(即，在蚀刻时使用的抗蚀层的开口面积)小，从等离子体区域放出的蚀刻的生成物的发光强度弱，则即便使用EPD也难以提高蚀刻终点的精度。
[0028]以下，在本实施方式中，以在元件区域通过蚀刻来形成接触孔的情况为例，说明能够高精度地检测蚀刻的终点的方法。但是，以下说明的方法也能够应用于通过蚀刻来形成接触孔的情况以外的情况。例如，还能够应用于以下情况，即，当在半导体基板之上形成第一金属层和第二金属层的情况下，形成用于连接第一金属层和第二金属层的通孔。
[0029]<A
‑
2.制造方法>
[0030]图14是示出本实施方式的半导体装置的制造方法的流程图。
[0031]首先，在步骤S1中，准备半导体基板3。半导体基板3如图13所示具有元件区域1和切割线区域2。以下，作为一个例子而设想半导体基板3是硅半导体的半导体基板的情况进行说明。但是，半导体基板3也可以是硅半导体以外的半导体的半导体基板。例如，半导体基板3也可以是SiC半导体或GaN半导体的半导体基板。半导体基板3具有彼此相对的一个主面和另一个主面。
[0032]半导体基板3是n型的硅半导体基板。使用p型的硅半导体基板作为半导体基板3，也能够制造具有与使用n型的硅半导体基板作为半导体基板3的情况同样的功能和效果的半导体装置。在使用p型的硅半导体基板作为半导体基板3的情况下，所制造的半导体装置的各区域的导电型与半导体基板3是n型的硅半导体基板的情况相反。
[0033]半导体基板3所包含的杂质的浓度是根据所制造的半导体基板的耐压而适当选择的。半导体基板3包含例如砷或磷等作为n型杂质。半导体基板3的n型杂质的浓度例如是1.0E+12/cm3～1.0E+15/cm3。
[0034]接下来，在步骤S2中，分别在半导体基板3的元件区域1部分地形成半导体元件的构造。在步骤S2中，通过例如离子注入或外延生长等工序而部分地形成半导体元件的构造。各元件区域1包含流过主电流的有源区域和用于保持半导体装置的耐压的末端区域。在俯视观察时，末端区域将有源区域的周围包围。能够在末端区域适当选择地设置例如公知的
耐压保持构造。另外，如图13所示，在半导体基板3，各元件区域1由切割线区域2包围。即，有源区域由切割线区域2包围。
[0035]接下来，在步骤S3中，如图1、10以及11所示，在切割线区域2的一个主面即上表面3a之上形成凸起4。图11是放大示出图13的区域20的图，是示出凸起4的面内的配置的一个例子的图。图1是图11的A
‑
A线处的剖视图。图10是放大示出图1的凸起4的附近的图，是示出凸起4的详细结构的一个例子的图。
[0036]如图11所示，多个凸起4之中的至少一部分例如在切割线区域2沿半导体基板3的面内的某个方向即X方向排列多个而形成。
[0037]如图11所示，多个凸起4之中的至少一部分例如在切割线区域2沿半导体基板3的面内的X方向和与X方向交叉的Y方向排列多个而以矩阵状形成。
[0038]凸起4除了如图11所示那样配置以外，也可以进一步以其它方式本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置的制造方法，在半导体基板的元件区域形成半导体元件，在所述半导体基板的切割线区域的一个主面即上表面之上附加至少一个凸起，向所述切割线区域的所述上表面之上进行膜的形成，在所述膜的所述形成中，以所述膜覆盖所述至少一个凸起的侧面的第一台阶、所述膜的上表面具有第二台阶的方式形成所述膜，进行所述膜的等离子体蚀刻，在所述等离子体蚀刻中，基于在所述膜的所述等离子体蚀刻中生成的生成物的发光的强度，检测所述等离子体蚀刻的终点。2.根据权利要求1所述的半导体装置的制造方法，其中，在所述膜的所述形成中，将所述膜还形成于所述元件区域的所述上表面之上；在所述等离子体蚀刻中，选择性地蚀刻所述膜之中的在所述元件区域的所述上表面之上形成的部分。3.根据权利要求1或2所述的半导体装置的制造方法，其中，在形成所述至少一个凸起前，在所述切割线区域对所述上表面的除附加所述至少一个凸起的区域以外的区域进行蚀刻，或者，在形成所述至少一个凸起后且在形成所述膜前，在所述切割线区域对所述上表面的除附加了所述至少一个凸起的区域以外的区域进行蚀刻，由此使得所述第一台阶更大。4.根据权利要求1至3中任意一项所述的半导体装置的制造方法，...

【专利技术属性】
技术研发人员：坂口大成，薮押法之，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：