半导体器件制造技术

一种半导体器件，包含基底、隔离区、第一电阻区块、第二电阻区块、第一连接结构、第一井区及第二井区。基底包含具有第一导电类型的区域，隔离区设置于第一井区及第二井区上，第一电阻区块及第二电阻区块设置于隔离区上且电性连接，第一井区及第二井区设置于基底的上述区域中，且分别设置于第一电阻区块及第二电阻区块的正下方，第一井区及第二井区于一垂直投影方向上不重叠且具有第二导电类型，其中第二导电类型与第一导电类型相反。导电类型与第一导电类型相反。导电类型与第一导电类型相反。

【技术实现步骤摘要】
半导体器件


[0001]本揭露涉及半导体器件的领域，特别是涉及一种包含压降器件的半导体器件。

技术介绍

[0002]近年来，随着高电压电源集成电路的应用越来越广泛，例如电动机驱动(motor drive)、电源管理集成电路(power management IC,PMIC)等，通常会使用具有压降器件，例如电阻器。一般而言，习知的电阻器是两端分别具有高低操作电压的组件，其可以用于将输入的高电压降低至所需的低电压，并输出至其他部件。电阻器的下方会设置氧化层，用以防止电阻器和下方基底产生不必要的电连接。
[0003]然而，当在电阻器的一端施加高电压时，位于电阻器下方的氧化层也会承受高偏压(bias)，此时氧化层容易因为缺陷存在或厚度不足，而在氧化层中产生漏电流路径或击穿氧化层，因而导致电阻器的效能或可靠度降低，或甚至是完全失效。

技术实现思路

[0004]有鉴于此，有必要提出一种包含改良的电阻器的半导体器件，以提高电阻器在高操作电压下的可靠度，进而提升半导体器件的电性表现。
[0005]根据本揭露的一实施例，提供一种半导体器件，包括基底、隔离区、第一电阻区块、第二电阻区块、第一连接结构、第一井区及第二井区。基底包含具有第一导电类型的区域，隔离区设置于第一井区及第二井区上，第一电阻区块及第二电阻区块设置于隔离区上且电性连接，第一井区及第二井区设置于基底的具有第一导电类型的区域中，且分别设置于第一电阻区块及第二电阻区块的正下方，第一井区及第二井区于一垂直投影方向上不重叠且具有第二导电类型，其中第二导电类型与第一导电类型相反。
[0006]为让本揭露的特征明显易懂，下文特举出实施例，并配合所附图式，作详细说明如下。
【附图说明】
[0007]为了使下文更容易被理解，在阅读本揭露时可同时参考图式及其详细文字说明。透过本文中的具体实施例并参考相对应的图式，俾以详细解说本揭露的具体实施例，并用以阐述本揭露的具体实施例的作用原理。此外，为了清楚起见，图式中的各特征可能未按照实际的比例绘制，因此某些图式中的部分特征的尺寸可能被刻意放大或缩小。图1是根据本揭露一实施例所绘示的半导体器件的剖面示意图。图2是根据本揭露一实施例所绘示的半导体器件的多个电阻区块、多个井区和多个连接结构的俯视图。图3是根据本揭露另一实施例所绘示的半导体器件的多个电阻区块、多个井区和多个连接结构的俯视图。图4是根据本揭露又另一实施例所绘示的半导体器件的多个电阻区块、多个井区
和多个连接结构的俯视图。图5是根据本揭露另一实施例所绘示的半导体器件的剖面示意图。图6是根据本揭露一实施例所绘示的半导体器件的电路图。图7、图8、图9和图10是根据本揭露一实施例所绘示的制作半导体器件的各阶段的剖面示意图。
【具体实施方式】
[0008]本揭露提供了数个不同的实施例，可用于实现本揭露的不同特征。为简化说明起见，本揭露也同时描述了特定构件与布置的范例。提供这些实施例的目的仅在于示意，而非予以任何限制。举例而言，下文中针对「第一特征形成在第二特征上或上方」的叙述，其可以是指「第一特征与第二特征直接接触」，也可以是指「第一特征与第二特征间另存在有其他特征」，致使第一特征与第二特征并不直接接触。此外，本揭露中的各种实施例可能使用重复的参考符号和/或文字注记。使用这些重复的参考符号与注记是为了使叙述更简洁和明确，而非用以指示不同的实施例及/或配置之间的关联性。
[0009]另外，针对本揭露中所提及的空间相关的叙述词汇，例如：「在...之下」，「低」，「下」，「上方」，「之上」，「下」，「顶」，「底」和类似词汇时，为便于叙述，其用法均在于描述图式中一个组件或特征与另一个(或多个)组件或特征的相对关系。除了图式中所显示的摆向外，这些空间相关词汇也用来描述半导体器件在使用中以及操作时的可能摆向。随着半导体器件的摆向的不同(旋转90度或其它方位)，用以描述其摆向的空间相关叙述亦应透过类似的方式予以解释。
[0010]虽然本揭露使用第一、第二、第三等等用词，以叙述种种组件、部件、区域、层、及/或区块(section)，但应了解此等组件、部件、区域、层、及/或区块不应被此等用词所限制。此等用词仅是用以区分某一组件、部件、区域、层、及/或区块与另一个组件、部件、区域、层、及/或区块，其本身并不意含及代表该组件有任何之前的序数，也不代表某一组件与另一组件的排列顺序、或是制造方法上的顺序。因此，在不背离本揭露的具体实施例的范畴下，下列所讨论之第一组件、部件、区域、层、或区块亦可以第二组件、部件、区域、层、或区块之词称之。
[0011]本揭露中所提及的「约」或「实质上」之用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。应注意的是，说明书中所提供的数量为大约的数量，亦即在没有特定说明「约」或「实质上」的情况下，仍可隐含「约」或「实质上」的含义。
[0012]本揭露中所提及的「耦接」、「耦合」、「电连接」一词包含任何直接及间接的电气连接手段。举例而言，若文中描述第一部件耦接于第二部件，则代表第一部件可直接电气连接于第二部件，或透过其他器件或连接手段间接地电气连接至该第二部件。
[0013]虽然下文藉由具体实施例以描述本揭露的专利技术，然而本揭露的专利技术原理亦可应用至其他的实施例。此外，为了不致使本专利技术的精神晦涩难懂，特定的细节会被予以省略，该些被省略的细节属于所属
中具有通常知识者的知识范围。
[0014]本揭露关于包含电阻器的半导体器件及其制作方法，此半导体器件的电阻器可应用于高操作电压(例如大于50伏特)，或超高操作电压(例如大于500伏特)，并且具有高可靠
度。同时，此半导体器件的电阻器为高电阻的电阻器。
[0015]图1是根据本揭露一实施例所绘示的半导体器件的剖面示意图。如图1所示，在一实施例中，半导体器件100可以是压降器件(voltage drop device)，半导体器件100包含基底101，基底101例如是硅基底、绝缘体上覆硅(silicon
‑
on
‑
insulator,SOI)基底或其他半导体基底，且基底101包含具有第一导电类型的区域102。在一实施例中，第一导电类型例如是P型，区域102为P型掺杂区，而基底101可以是未掺杂、P型或N型的半导体基底。在一实施例中，区域102可以是P型磊晶层，其形成在基底101上，区域102的掺杂浓度例如为5E13～1E16atoms/cm3。半导体器件100还包含隔离区105设置在基底101上，在一实施例中，隔离区105可以是浅沟槽隔离(shallow trench isolation,STI)结构，其形成在基底101中，并且隔离区105的顶面与基底101的表面在同一平面。在另一实施例中，隔离区105例如是场氧化层(field oxide layer)，其形成在基底101上，并且其顶面高于基底101的表面。在一些实施例本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：一基底，包含具有一第一导电类型的一区域；一第一井区及一第二井区，设置于该基底的该区域中；一隔离区，设置于该第一井区与该第二井区上；以及一第一电阻区块及一第二电阻区块，彼此电性连接且设置于该隔离区上，其中该第一井区及该第二井区分别设置于该第一电阻区块及该第二电阻区块的正下方，该第一井区及该第二井区彼此于一垂直投影方向上不重叠且具有一第二导电类型，其中该第二导电类型与该第一导电类型相反。2.如权利要求1所述的半导体器件，其中：该第一井区的投影区域面积大于该第一电阻区块的投影区域面积；以及该第二井区的投影区域面积大于该第二电阻区块的投影区域面积。3.如权利要求2所述的半导体器件，其中该第一井区的掺杂浓度高于该第二井区的掺杂浓度。4.如权利要求1所述的半导体器件，还包括一第一连接结构，电性连接该第一电阻区块和该第二电阻区块，其中该第一电阻区块及该第二电阻区块各自的电阻率高于该第一连接结构的电阻率。5.如权利要求1所述的半导体器件，其中该第一电阻区块接收一高电压，且该第二电阻区块输出一低电压。6.如权利要求5所述的半导体器件，其中该第一井区配置于电连接至一第一电压，该第二井区配置于电连接至一第二电压，且该高电压、该低电压、该第一电压、及该第二电压之间的绝对值关系如式(1)所示：|V
Hix
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【专利技术属性】
技术研发人员：张宇瑞，宋建宪，甘铠铨，
申请(专利权)人：世界先进积体电路股份有限公司，
类型：发明
国别省市：