一种应用于MRAM的WRITE控制方法及控制电路技术

本发明专利技术提出了一种应用于MRAM的WRITE控制方法及控制电路。所述WRITE控制方法步骤1、将WRITE控制电路的每行传输管的栅极连接在一起组成字线WL，将每列所述传输管的源极连接在一起组成多个位线SL，将WRITE控制电路的每一列所述磁隧道结MTJ连接在一起组成位线BL；步骤2、将所有位线SL连接在一起形成一个共用源线CSL；步骤3、设置高电压VBL、中间电压VSL和低电压VSS的电压数值；步骤4、使字线WL始终处于打开状态；步骤5、通过调节所述位线BL与所述共用源线CSL之间的电压对所述MRAM的存储单元的写入状态0或1进行调节。所述控制电路具有实现所述WRITE控制方法的电路结构。述WRITE控制方法的电路结构。述WRITE控制方法的电路结构。

【技术实现步骤摘要】
一种应用于MRAM的WRITE控制方法及控制电路


[0001]本专利技术提出了一种应用于MRAM的WRITE控制方法及控制电路，属于电子电路


技术介绍

[0002]MRAM通过对存储单元的位线(Bit Line，BL)和源线(Source Line，SL)加不同电压来实现写0和写1，因此需要单独控制同一条字线上的每个存储单元的BL和SL。相比于传统Flash存储器，MRAM的SL驱动电路需要占用更大的版图资源，存储单元的集成度也更低。本专利针对MRAM写入的机理，提出一种共用SL的写入方案，可以让存储阵列中所有的SL连在一起，达到减少SL的控制逻辑，提高存储单元的集成度的目的。

技术实现思路

[0003]本专利技术提供了一种应用于MRAM的WRITE控制方法及控制电路，利用MRAM写入的机理，提出一种共用源线CSL的写入方案，可以让存储阵列中所有的SL连在一起，达到减少SL的控制逻辑，提高存储单元的集成度的目的，用以解决现有MRAM的SL驱动电路需要占用更大的版图资源，存储单元的集成度较低的问题，所采取的技术方案如下：本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种应用于MRAM的WRITE控制方法，其特征在于，所述WRITE控制方法包括：步骤1、将WRITE控制电路的每行传输管的栅极连接在一起组成字线WL，将每列所述传输管的源极连接在一起组成多个位线SL，将WRITE控制电路的每一列所述磁隧道结MTJ连接在一起组成位线BL；步骤2、将所有位线SL连接在一起形成一个共用源线CSL；步骤3、设置高电压VBL、中间电压VSL和低电压VSS的电压数值；步骤4、使字线WL始终处于打开状态；步骤5、通过调节所述位线BL与所述共用源线CSL之间的电压对所述MRAM的存储单元的写入状态0或1进行调节。2.根据权利要求1所述WRITE控制方法，其特征在于，步骤3所述高电压VBL、中间电压VSL和低电压VSS之间满足如下条件：VBL
‑
VSL>VC
ap
‑
p
且VSL
‑
VSS>VC
p
‑
ap
其中，VC
ap
‑
p
表示所述WRITE控制电路中RAP状态向RP状态转换时，位线BL和位线SL的临界电压；VC
p
‑
ap
表示WRITE控制电路中RP状态向RAP状态转换时，位线BL和位线SL的临界电压。3.根据权利要求1所述WRITE控制方法，其特征在于，步骤4所述保持字线WL始终处于打开状态包括：步骤401、选择所述WRITE控制电路的一行传输管；步骤402、确定选择的所述一行传输管的一起组成字线WL0上包含的多个cell单元；步骤403、将所述多个cell单元中的每个cell单元上写入指定状态。4.根据权利要求3所述WRITE控制方法，其特征在于，所述指定状态包括0和1。5.根据权利要求1所述WRITE控制方法，其特征在于，步骤5所述通过调节所述位线BL与所述共用源线CSL之间的电压对所述MRAM的存储单元的写入状态0或1进行调节，包括：步骤501、在所述位线BL和共用源线CSL之间施...

【专利技术属性】
技术研发人员：朱长峰，苏如伟，刘铭，梅健平，孙锋锋，
申请(专利权)人：北京超弦存储器研究院，
类型：发明
国别省市：