一种新型栅压自举开关采样电路制造技术

本发明专利技术属于电力电子和集成电路领域，具体提供一种新型栅压自举开关采样电路，用以解决传统栅压自举开关采样电路因工作路径过于冗杂导致工作开启速度不能过快的问题。本发明专利技术包括自举电路、保持电路与采样管，自举电路中包括自举电容、数字开关电路；自举电容用于根据数字开关电路获取信号源，根据信号源输出自举电压到采样管的栅极；保持用于根据两个相反时钟信号控制自举电容充电，以及采样管栅电位的复位工作；数字开关电路用于根据两个相反时钟信号控制自举电容C1放电，以及控制保持电路对采样管栅压的控制。本发明专利技术能够通过较少的元器件回路完成对开关管的栅压升压工作，有效的减少了栅压自举开关采样电路的工作时间。少了栅压自举开关采样电路的工作时间。少了栅压自举开关采样电路的工作时间。

【技术实现步骤摘要】
一种新型栅压自举开关采样电路


[0001]本专利技术属于电力电子和集成电路领域，具体提供一种新型栅压自举开关采样电路。

技术介绍

[0002]随着现代通信和微电子技术的飞速发展，模拟数字转换器(ADC)被应用于各种领域之中，而采样保持电路位于模数转换器最前端，是决定模数转换器的输入带宽和采样频率的关键组成部分，而决定其采样的关键电路为栅压自举电路，随着对采样速度和精度要求的不断提高，对相关栅压自举电路的研究也愈加重要。
[0003]为了满足采样精度的需求，一般采用栅压自举开关技术完成开关管的设计，基于传统技术的栅压自举开关采样电路如图1所示，包括：自举电路、采样管以及保持控制电路，通过对MOS管M1、M6、M7的时钟信号控制，完成对自举电容C1的充放电，从而达到对开关管的栅压提升，进而实现高栅压的高性能开关管；然而，一般栅压自举开关采样电路由于过于冗杂的工作路径，导致其工作开启速度往往不能过快。

技术实现思路

[0004]本专利技术的目的在于针对传统栅压自举开关采样电路因工作路径过于冗杂导致工作开启速度不能过快的问题，提出一种新型栅压自举开关采样电路。相较于传统栅压自举开关采样电路，本专利技术中新型栅压自举开关采样电路能够通过较少的元器件回路完成对开关管的栅压升压工作，有效的减少了栅压自举开关采样电路的工作时间。
[0005]为实现上述目的，本专利技术采用的技术方案如下：
[0006]一种新型栅压自举开关采样电路，包括：自举电路、保持电路与采样管；其特征在于：
[0007]所述采样管为第一MOS管M1，第一MOS管M1的漏极连接输入信号Vin，第一MOS管M1的源极连接输出信号Vout；
[0008]所述自举电路包括：传输门电路、自举电容C1、第三MOS管M3及第十二MOS管M12，所述传输门电路由第一传输门开关与第二传输门开关构成；所述第一传输门开关由第五MOS管M5与第六MOS管M6构成，第五MOS管M5的源极与第六MOS管M6的漏极相连、并连接第三MOS管M3的栅极，第五MOS管M5的漏极与第六MOS管M6的源极相连、并连接输入信号Vin；所述第二传输门开关由第七MOS管M7与第八MOS管M8构成，第七MOS管M7的源极与第八MOS管M8的漏极相连、并连接自举电容C1的第一端，第七MOS管M7的漏极与第八MOS管M8的源级相连、并连接输入信号Vin；第五MOS管M5与第七MOS管M7的栅极均输入第一时钟信号CLK，第六MOS管M6与第八MOS管M8的栅极均输入第二时钟信号CLKN，第二时钟信号CLKN与第一时钟信号CLK信号相反；所述自举电容C1的第二端连接第三MOS管M3的源级，第三MOS管M3的漏极与第一MOS管M1的栅极相连；
[0009]所述保持电路包括：第九MOS管M9、第四MOS管M4、第二MOS管M2、第十MOS管M10及第
十一MOS管M11，第九MOS管M9的漏极与自举电容C1的第一端相连，第四MOS管M4源极与自举电容C1的第二端相连，第二MOS管M2的源极与第三MOS管M3的栅极相连，第十MOS管M10的漏极与第一MOS管M1的栅极相连，第十MOS管M10的源极与第十一MOS管M11的漏极相连、并连接第十二MOS管M12的漏极；第九MOS管M9的源极与第十一MOS管M11的源极均接地，第四MOS管M4漏极、第二MOS管M2的漏极、第十MOS管M10的栅极与第十二MOS管M12的源极均接电源Vdd；第九MOS管M9与第二MOS管M2的栅极均输入第一时钟信号CLK，第四MOS管M4、第十一MOS管M11与第十二MOS管M12的栅极均输入第二时钟信号CLKN。
[0010]进一步的，所述新型栅压自举开关采样电路中，第一MOS管M1、第四MOS管M4、第五MOS管M5、第七MOS管M7、第九MOS管M9、第十MOS管M10、第十一MOS管M11均采用NMOS管，第二MOS管M2、第三MOS管M3、第六MOS管M6、第八MOS管M8、第十二MOS管M12均采用PMOS管。
[0011]基于上述技术方案，本专利技术的有益效果在于：
[0012]本专利技术提供一种新型栅压自举开关采样电路，相较于传统电路，该新型栅压自举电路开启路径所需元器数大幅减小，其自举电路工作只需要通过传输门与一个MOS管，而传统电路需要通过三个不同MOS管相互配合工作；显然，新型栅压自举电路工作路径更为简单，从而实现了开关管的高速采样工作，最终，本专利技术降低了开关管的导通电阻，降低了电路复杂度，实现了开关管在高速采样下的精度要求，具有高速采样稳定性的特点。
附图说明
[0013]图1为基于传统技术的栅压自举开关采样电路的结构示意图。
[0014]图2为本专利技术提供的新型栅压自举开关采样电路的结构示意图。
[0015]图3为本专利技术提供的新型栅压自举开关采样电路处于保持阶段的工作原理示意图。
[0016]图4为本专利技术提供的新型栅压自举开关采样电路处于采样阶段的工作原理示意图。
具体实施方式
[0017]为使本专利技术的目的、技术方案与有益效果更加清楚明白，下面结合附图和实施例对本专利技术做进一步详细说明。
[0018]本实施例提供一种新型栅压自举开关采样电路，其结构如图2所示，包括：自举电路、保持电路与采样管；其中：
[0019]所述采样管为第一MOS管M1，第一MOS管M1的漏极连接输入信号Vin，第一MOS管M1的源极连接输出信号Vout；
[0020]所述自举电路包括：数字开关电路、自举电容C1、第三MOS管M3及第十二MOS管M12，所述数字开关电路由第一传输门开关与第二传输门开关构成；所述第一传输门开关由第五MOS管M5与第六MOS管M6构成，第五MOS管M5的源极与第六MOS管M6的漏极相连、并连接第三MOS管M3的栅极，第五MOS管M5的漏极与第六MOS管M6的源极相连、并连接输入信号Vin；所述第二传输门开关由第七MOS管M7与第八MOS管M8构成，第七MOS管M7的源极与第八MOS管M8的漏极相连、并连接自举电容C1的第一端，第七MOS管M7的漏极与第八MOS管M8的源级相连、并连接输入信号Vin；第五MOS管M5与第七MOS管M7的栅极均输入第一时钟信号CLK，第六MOS管
M6与第八MOS管M8的栅极均输入第二时钟信号CLKN，第二时钟信号CLKN与第一时钟信号CLK信号相反；所述自举电容C1的第二端连接第三MOS管M3的源级，第三MOS管M3的漏极与第一MOS管M1的栅极相连；
[0021]所述保持电路包括：第九MOS管M9、第四MOS管M4、第二MOS管M2、第十MOS管M10及第十一MOS管M11，第九MOS管M9的漏极与自举电容C1的第一端相连，第四MOS管M4源极与自举电容C1的第二端相连，第二MOS管M2的源极与第三MOS管M3的栅极相连，第十MOS管M10的漏极与第一MOS管M1的栅极相连，第十MOS管M10的源极与第十一MOS管M11的漏极相连、并连接第十二MOS管M12的漏本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种新型栅压自举开关采样电路，包括：自举电路、保持电路与采样管；其特征在于：所述采样管为第一MOS管M1，第一MOS管M1的漏极连接输入信号Vin，第一MOS管M1的源极连接输出信号Vout；所述自举电路包括：数字开关电路、自举电容C1、第三MOS管M3及第十二MOS管M12，所述数字开关电路由第一传输门开关与第二传输门开关构成；所述第一传输门开关由第五MOS管M5与第六MOS管M6构成，第五MOS管M5的源极与第六MOS管M6的漏极相连、并连接第三MOS管M3的栅极，第五MOS管M5的漏极与第六MOS管M6的源极相连、并连接输入信号Vin；所述第二传输门开关由第七MOS管M7与第八MOS管M8构成，第七MOS管M7的源极与第八MOS管M8的漏极相连、并连接自举电容C1的第一端，第七MOS管M7的漏极与第八MOS管M8的源级相连、并连接输入信号Vin；第五MOS管M5与第七MOS管M7的栅极均输入第一时钟信号CLK，第六MOS管M6与第八MOS管M8的栅极均输入第二时钟信号CLKN，第二时钟信号CLKN与第一时钟信号CLK信号相反；所述自举电容C1的第二端连接第三MOS管M3的源级，第三MOS管M3的漏极与第一MOS管M1的栅极相连；所述保持电路包括：第九M...

【专利技术属性】
技术研发人员：徐艺侨，伍荣翔，王育新，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：