一种存储器控制装置、存储器控制方法和信息处理系统。在旁路存储单元（１９）时，从主存储单元（１４ａ）获得的获取响应数据由第一端口（１８）接收，其中在第一端口（１８）中可以设置所接收的获取响应数据。从主存储单元（１４ａ）获得的获取响应数据如果不能设置在第一端口（１８）中则通过存储单元（１９）设置在第二端口（２０）中。发出控制单元（２２）执行优先级控制操作以根据预定优先级向处理器（１３）发出在第一端口（１８）或者第二端口（２０）中设置的获取响应数据。结果，从获取响应数据到达至响应于来自处理器的获取请求向处理器发出获取响应数据的时延缩短。
【技术实现步骤摘要】
这里公开的实施例是用于响应于处理器的获取请求从主存储单元获 得获取响应数据并将获取响应数据发送到处理器的技术。
技术介绍
一般而言，从获得信息处理系统的高速度和高性能的观点来看，需要其系统板上安装的集成电路在更短的时间内处理和发iH/接收分组(例如 参见日本专利申请公开第62-245462号)。图8是示意性示出常规信息处理系统的系统板的结构示例的框图，而 图9是示意性示出其系统控制器的结构示例的框图。常规信息处理系统80例如包括系统板81，如图8所示，该系统板上 安装有I/O (输V输出IO)单元(外部输V输出控制器)82、 CPU (中 央处理单元)83、多个(在图8所示的情况下为两个)存储器84a、 84b 和多个(在图8所示的情况下为两个)系统控制器(SC) 85a、 85b。I/O单元82是用于控制向系统板81外部的设^iil/从系统板81外 部的设M收信号的设备。该I/O单元82通过系统控制器85a把从外部 设备接收的数据例如传送到CPU 83。CPU 83是使用从系统控制器85a、 85b接收的数据进行各种算^ 算的设备。该CPU 83向系统控制器85a、 85b发出请求以从l^描述的 存储器84a、 84b获取数据，并从系统控制器85a、 85b接收对应于获取请 求的获取响应数据。获取响应数据是分组化的数据(在下文中有时筒称为 分组)。存储器84a、 84b是用于存储和保持数据的设备。下面以系统控制器85a为例具体"^兌明常规信息处理系统80。系统控制器85a是用于控制CPU 83、存储器84a与I/O单元82之间 的数据传送和接收的设备。系统控制器85a响应于CPU 83的获取请求>^存储器84a获得获取响应数据并将其发送到CPU 83。例如，如图9所示，系统控制器85a由MAC (存储器存取控制器) 96、数据队列(数据队列)87、获取响应数据端口 88、多个(在图9所 示的情况下为k个，其中k是自然数)端口 89-l至89-k和发出控制单元 (CPU发送优先级)90构成。从CPU 83接收到存储器获取请求的系统控制器85a从存储器84a获 得获取响应数据。从存储器84a获得的获取响应数据在MAC 86中形成 为可由CPU 83处理的分组格式并基于FIFO (先入先出)存储在数据队 列87中。只要参与优先级控制的获取响应数据端口 88具有空位，就从数 据队列87获得获取响应数据并将该数据设置在获取响应数据端口 88中。 此后，当在发出控制单元卯中获得优先级的时间点将设置在获取响应数 据端口 88中的获取响应数据从获取响应数据端口 88发送给CPU83。系统控制器85b是用于控制在CPU 83、存储器84b与I/O单元82 之间的数据交换的设备。系统控制器85b的结构和^Mt分别类似于上述系 统控制器85a的结构和^Mt。然而，在常规信息处理系统80中，从存储器84a获得的所有获取响 应数据在被数据队列87获得后都发送给CPU83。因此，在获取响应数据 容量大的情况下，对数据队列87的写操作和读操作花费相当多的时间。另外，即使在发送给CPU 83的分组数目很小且CPU发送总线具有 余量的情况下，也需要获取响应数据准确无误地通过数据队列87。因此， 在任何条件下，写入操作和读入操作需要某一长度的时间。已知获^il度对系统性能具有直接的影响。因此，获取响应数据经过数据队列87发送给CPU 83使得时延增加 并阻碍改进信息处理系统的性能。时延增加的另一原因是在系统控制器85a中获取响应数据经过的实 际躲。图10是用于说明常规信息处理系统的系统控制器中的获取响应数据 路径的示图，并示出了 SC芯片上各个部件的布局示例。例如，如图10所示，常规系统控制器85a使得MAC 86被布置在SC 芯片的一端且数据队列87布置在SC芯片的另一端，而发出控制单元卯 在SC芯片上布置在MAC 86与数据队列87之间。在图10所示的情况下，从存储器84a获得的获取响应数据在从MAC 86传送到数据队列87 (参见图10中的标号"C1")后经过获取响应数据 端口 88 (图10中未示出)传送到发出控制单元卯(参见图10中的标号 "C2'，)。如上所述,在芯片布局上允许获取响应数据在被数据队列87获得后 参与优先级控制的路径(Cl+C2 )导致长距离路径。沿着该长距离路径传 送获取响应数据是增加时延的另 一原因，并且阻碍信息处理系统性能的改 进。
技术实现思路
鉴于上述问题构思了本专利技术，其目的在于以如下方式从主存储单元获 得与处理器的获取请求对应的获取响应数据并将其发送给处理器，该方式 使得从获取响应数据到达至向处理器传送获取响应数据的时延缩短。为了实现上述目的，提供一种存储器控制装置，该装置用于从主存储 单元获得与处理器的获取请求对应的获取响应数据并将获取响应数据发 送给处理器，该装置包括存储单元，用于存储从主存储单元获得的获取响应数据； 第一端口 ，用于在旁路存储单元的同时接收从主存储单元获得的获取 响应数据并将所接收的获取响应数据设置在第一端口中；第二端口，其在 从主存储单元获得的获取响应数据不能设置在第一端口中的情况下通过 存储单元i殳置获取响应数据；以及传送控制单元，其执行优先级控制以根据预定优先级向处理器发出设 置在第 一端口或第二端口中的获取响应数据。为了达到上述目的，提供一种存储器控制方法，该方法用于获取与处 理器的获取请求对应的获取响应数据并将获取响应数据发送给处理器，该 方法包括第一设置步骤，在旁路存储单元的同时接收从主存储单元获得 的获取响应数据并且在预定条件下将所接收的获取响应数据设置在第一 端口中；第二设置步骤，在从主存储单元获得的获取响应数据在第一设置 步骤中不能设置在第一端口中的情况下通过存储单元把获取响应数据设 置在第二端口中；以;SJL送控制步骤，执行优先级控制操作，以根据预定 优先级将第一端口或者第二端口中设置的获取响应数据发送到处理器。为了达到上述目的，提供一种信息处理系统，该系统包括主存储单 元；处理器，其向主存储单元发出获取请求；以及系统控制器，其从主存 储单元获得与处理器的获取请求对应的获取响应数据并将获取响应数据 传送给处理器；其中该系统控制器包括存储单元，用于存储从主存储单 元获得的获取响应数据；第一端口，用于在旁路存储单元时接收从主存储 单元获得的获取响应数据并将所接收的获取响应数据设置在第一端口中； 第二端口 ，其在从主存储单元获得的获取响应数据不能被设置在第一端口中的情况下通过存储单元设置获取响应数据；以及传送控制单元，其执行 优先级控制操作以根据预定优先级发出在第一端口或者第二端口中设置 的l^取响应lt据。以上公开的技术具有至少一个下述效果和优点。(1) 在获取响应数据能够被设置在第一端口中的情况下，可以省略 对存储单元的写入操作和读取操作，并且可以将获取响应数据高速传送到 传送控制单元。(2) 可以缩短从获取响应数据到达至向处理器传送获取响应数据的时延。(3) 不获取外部信号也能够确定能或不能进行旁路，因此能够高速 传送数据。本专利技术(实施例)的附加目的和优点将部分地在以下说明中加以阐述， 并且根据说明将部分变得清楚或者可以通过实施本专利技术获本文档来自技高网...
【技术保护点】
一种存储器控制装置，用于从主存储单元（１４ａ，１４ｂ）获得与处理器的获取请求对应的获取响应数据并将所述获取响应数据发出到所述处理器，所述装置包括： 存储单元（１９），用于存储从所述主存储单元（１４ａ，１４ｂ）获得的所述获取响应数据； 第一端口（１８），用于在旁路所述存储单元（１９）的同时接收从所述主存储单元（１４ａ，１４ｂ）获得的所述获取响应数据并将所接收的获取响应数据设置在所述第一端口中； 第二端口（２０），其在从所述主存储单元（１４ａ，１４ｂ）获得的所述 获取响应数据不能被设置在所述第一端口（１８）中的情况下通过所述存储单元（１９）将所述获取响应数据设置在所述第二端口中；以及 发出控制单元（２２），其执行优先级控制以根据预定优先级向所述处理器发出设置在所述第一端口（１８）或所述第二端口 （２０）中的所述获取响应数据。
【技术特征摘要】
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【专利技术属性】
技术研发人员：草地宗太，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]
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