本发明专利技术提供了一种低相噪、低杂散的锁相环装置及方法，涉及锁相环技术领域，包括参考源装置和锁相环系统，所述参考源装置的输出端与所述锁相环的输入端相连接；所述参考源装置包括原始参考频率、第一鉴相器、第一滤波器、第一开关、晶振组、第二开关和第一参考频率，所述锁相环系统包括第二鉴相器、第二滤波器和压控振荡器。本发明专利技术的有益效果为达到了消除锁相环整数边界杂散条件下获得低相噪锁相环的目的，能够极大优化锁相环的性能，使得锁相环布局设计更加简单，且低相噪晶振的引入，既获得了低相噪低杂散锁相环又保持了原始参考频率特性，通过低相噪晶振组选择，锁定的第一参考频率既保持了原始参考频率稳定度特性，又获得了晶振低相噪特性。相噪特性。相噪特性。
【技术实现步骤摘要】
一种低相噪、低杂散的锁相环装置及方法
[0001]本专利技术涉及锁相环
，具体而言，涉及一种低相噪、低杂散的锁相环装置及方法。
技术介绍
[0002]在卫星通信、卫导定位和相控阵等超外差通信架构研究中都需要性能优越的本振，为此世界各国科研机构创造了应用于不用场景的频率合成方式作为本振。锁相式频率合成技术(简称“锁相环”)利用相位反馈控制理论，产生了相干间接合成理论，是频率合成技术发展史上的重大突破。随着远距离通信、高精度雷达探测等电子领域高速发展，高性能和高稳定性的锁相环是电子系统高效运转的关键。具体而言，研究低相噪、低杂散的锁相环具有非常重要的现实意义。
[0003]传统锁相环通常采用的方法是原始参考频率直接作为锁相环的参考频率。为了抑制整数边界杂散，会利用压控振荡器锁定原始参考频率，产生可变参考频率。但是这种方式会严重恶化原始参考频率相噪，不适合低噪声、低杂散的锁相环应用场景。
技术实现思路
[0004]本专利技术的目的在于提供一种低相噪、低杂散的锁相环装置及方法，以改善上述问题。为了实现上述目的，本专利技术采取的技术方案如下：
[0005]第一方面，本申请提供了一种低相噪、低杂散的锁相环装置，包括参考源装置和锁相环系统，所述参考源装置的输出端与所述锁相环的输入端相连接；
[0006]所述参考源装置包括原始参考频率、第一鉴相器、第一滤波器、第一开关、晶振组、第二开关和第一参考频率，所述原始参考频率作为信号发生装置的信号输入端且按照信号传输方向依次连接所述第一鉴相器、第一滤波器、第一开关、多组噪晶振和第二开关，所述第二开关的输出端通过功分器与所述第一参考频率的输入端连接；
[0007]所述锁相环系统包括第二鉴相器、第二滤波器和压控振荡器，所述第一参考频率的输出端与所述第二鉴相器的输入端连接，所述第二鉴相器的输出端与所述第二滤波器的输入端连接，所述第二滤波器的输出端与所述压控振荡器的输入端连接，所述压控振荡器将信号传输至分频器进行处理并作为所述锁相环系统的输出。
[0008]优选地，所述晶振组为低相噪晶振，所述第一开关的输出端分别与所述晶振组中各个所述低相噪晶振的输入端连接，各个所述低相噪晶振的输出端与所述第二开关的输入端连接。
[0009]优选地，所述晶振组的频率的种类至少为两种。
[0010]第二方面，本申请还提供了一种低相噪、低杂散的锁相环方法，包括以下步骤：
[0011]根据所述锁相环系统的第一锁定频率获取所述参考源装置的第二锁定频率；
[0012]基于所述第二锁定频率、所述第一开关和所述第二开关，选择与所述第二锁定频率相对应的所述低相噪晶振；
[0013]根据所述低相噪晶振，选取所述参考源装置中的预设频率作为所述原始参考频率；
[0014]以所述原始参考频率为基础，将所述第一滤波器和所述低相噪晶振共同作用得到第一参考频率，完成第一级锁定；
[0015]将所述第一参考频率作为锁相环参考频率，通过所述第二鉴相器、所述第二滤波器、所述压控振荡器和所述分频器共同作用得到锁相环频率，最终完成第二级锁定。
[0016]优选地，所述根据所述锁相环系统的第一锁定频率获取所述参考源装置的第二锁定频率，其中所述锁相环系统的第一锁定频率为10.098GHz时，锁相环分频表达为：
[0017][0018]其中，F
VCO
表示锁相环压控振荡器输出频率；F
REF
表示锁相环第一参考频率；R表示鉴相分频比；N表示锁相环整数分频比；F
RAC
表示锁相环小数分频比。
[0019]优选地，将所述第一参考频率作为锁相环参考频率，其中，所述参考频率对锁定频率相噪恶化表达为：
[0020]PN
PLL
＝PN
REF
+20
×
Log
10
(N/R)
[0021]PN
PLL
＝PN
REF
+20
×
Log
10
(N/R)
[0022]其中，PN
PLL
表示锁相环锁定频率相噪，PN
REF
表示锁相环参考频率相噪。
[0023]优选地，计算锁相环的所述第一参考频率和所述原始参考频率，锁定频率相噪分别为：
[0024]PN
PLLA
＝
‑
150dBc/Hz@1KHz+20
×
Log
10
(99/1)
[0025]＝
‑
110dBc/Hz@1KHz
[0026]PN
PLLB
＝
‑
140dBc/Hz@1KHz+20
×
Log
10
(101/1)
[0027]＝
‑
99.9dBc/Hz@1KHz
[0028]其中，PN
PLLA
表示锁相环使用第一参考频率锁定频率相噪，PN
PLLB
表示锁相环使用第一参考频率锁定频率相噪，F
RAC
不等于0。
[0029]优选地，当锁相环锁定频率10GHz时，所述第一参考频率和所述原始参考频率相同，均为100MHz；当锁相环锁定频率10.098GHz时，所述第一参考频率和所述原始参考频率不相同，其中，所述第一参考频率为102MHz，所述原始参考频率100MHz。
[0030]本专利技术的有益效果为：
[0031]本专利技术提供的基于低相噪可变参考频率的低相噪低杂散锁相环方法，通过可变频率的低相噪晶振锁定原始参考频率的方式，将原始参考频率转化为低相噪可变参考频率，以作为锁相环的第一参考频率，从而达到消除锁相环整数边界杂散条件下获得低相噪锁相环的目的，能够极大优化锁相环的性能。同时，由于晶振作为振荡器架构，使得锁相环布局设计更加简单，易于工程实现，且低相噪晶振的引入，既获得了低相噪低杂散锁相环又保持了原始参考频率特性。
[0032]本专利技术提供的低相噪可变参考频率采用的是一种解决低相噪和低杂散难以同时实现的锁相方法。在参考源的可变参考频率抑制锁相环整数边界杂散的条件下，通过低相噪晶振组选择，锁定的第一参考频率既保持了原始参考频率稳定度特性，又获得了晶振低相噪特性。
[0033]本专利技术的其他特征和优点将在随后的说明书阐述，并且，部分地从说明书中变得显而易见，或者通过实施本专利技术实施例了解。本专利技术的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。
附图说明
[0034]为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本专利技术的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
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【技术保护点】
【技术特征摘要】
1.一种低相噪、低杂散的锁相环装置，其特征在于，包括参考源装置和锁相环系统，所述参考源装置的输出端与所述锁相环的输入端相连接；所述参考源装置包括原始参考频率、第一鉴相器、第一滤波器、第一开关、晶振组、第二开关和第一参考频率，所述原始参考频率作为信号发生装置的信号输入端且按照信号传输方向依次连接所述第一鉴相器、第一滤波器、第一开关、晶振组和第二开关，所述第二开关的输出端通过功分器与所述第一参考频率的输入端连接；所述锁相环系统包括第二鉴相器、第二滤波器和压控振荡器，所述第一参考频率的输出端与所述第二鉴相器的输入端连接，所述第二鉴相器的输出端与所述第二滤波器的输入端连接，所述第二滤波器的输出端与所述压控振荡器的输入端连接，所述压控振荡器将信号传输至分频器进行处理并作为所述锁相环系统的输出。2.根据权利要求1所述的低相噪、低杂散的锁相环装置，其特征在于，所述晶振组为低相噪晶振，所述第一开关的输出端分别与所述晶振组中各个所述低相噪晶振的输入端连接，各个所述低相噪晶振的输出端与所述第二开关的输入端连接。3.根据权利要求1所述的低相噪、低杂散的锁相环装置，其特征在于，所述晶振组的频率的种类至少为两种。4.一种低相噪、低杂散的锁相环方法，如权利要求1
‑
3中任意一项所述的低相噪、低杂散的锁相环装置，其特征在于，包括以下步骤：根据所述锁相环系统的第一锁定频率获取所述参考源装置的第二锁定频率；基于所述第二锁定频率、所述第一开关和所述第二开关，选择与所述第二锁定频率相对应的所述低相噪晶振；根据所述低相噪晶振，选取所述参考源装置中的预设频率作为所述原始参考频率；以所述原始参考频率为基础，将所述第一滤波器和所述低相噪晶振共同作用得到第一参考频率，完成第一级锁定；将所述第一参考频率作为锁相环参考频率，通过所述第二鉴相器、所述第二滤波器、所述压控振荡器和所述分频器共同作用得到锁相环频率，最终完成第二级锁定。5.根据权利要求4所述的低相噪、低杂散的锁相环方法，其特征在于，所述根据所述锁相环系统的第一锁定频率获取所述参考源装置的第二锁定频率，其中所述锁相环系统的第一锁定频率为10.098GHz时，锁相环分频表达为：其中，F
VCO<...
【专利技术属性】
技术研发人员：邓吉材，王立生，
申请(专利权)人：成都天奥电子股份有限公司，
类型：发明
国别省市：
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