时钟数据恢复电路制造技术

一种时钟数据恢复电路，包括相位检测器、第一信号处理路径、第二信号处理路径、振荡器电路以及相位控制电路。相位检测器根据第一时钟信号取样输入数据信号以产生上控制信号与下控制信号。第一信号处理路径包括至少一个第一信号处理装置用以根据上控制信号与下控制信号产生相位控制信号。第二信号处理路径包括至少一个第二信号处理装置用以根据上控制信号与下控制信号产生频率控制信号。振荡器电路根据频率控制信号产生多个第二时钟信号。相位控制电路根据相位控制信号控制第二时钟信号的相位以产生第一时钟信号。的相位以产生第一时钟信号。的相位以产生第一时钟信号。

【技术实现步骤摘要】
时钟数据恢复电路


[0001]本专利技术是关于一种新颖的时钟数据恢复(Clock Data Recovery，缩写CDR)电路架构，特别是一种具备低功耗且高性能特性的时钟数据恢复电路架构。

技术介绍

[0002]当要将数据从一个装置传送到另一个装置时，数据接收端必须知道何时对接收到的数据信号进行取样。通常，锁相环(Phase Locked Loop，缩写PLL)与延迟锁定环(Delay Locked Loop，缩写DLL)用于产生需要的频率波形。接收端则需要时钟对齐与再生的电路，例如前述PLL或DLL，以从参考时钟信号重新生成正确的时钟频率，并将时钟与输入数据同步。时钟数据恢复电路便是一种用于输出同步时钟信号并正确恢复数据的电路。
[0003]传统的CDR电路通过外部独立的PLL电路提供时钟信号。然而，当通道数量越多时，传递距离越远，所需要的时钟缓存器数量越多，进而造成大量的电流消耗。此外，由于输入信号通常为高速信号，因而在CDR电路布局上也需要使用大量的面积来隔绝串音以及噪声干扰其他电路。另外，CDR电路通常会先将输入信号取样之后，再本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时钟数据恢复电路，包括：相位检测器，接收输入数据信号与多个第一时钟信号，用以根据所述多个第一时钟信号取样所述输入数据信号以产生上控制信号与下控制信号；第一信号处理路径，耦接所述相位检测器并且包括至少一个第一信号处理装置，用以接收所述上控制信号与所述下控制信号，并且根据所述上控制信号与所述下控制信号产生相位控制信号；第二信号处理路径，耦接所述相位检测器并且包括至少一个第二信号处理装置，用以接收所述上控制信号与所述下控制信号，并且根据所述上控制信号与所述下控制信号产生频率控制信号；振荡器电路，用以根据所述频率控制信号产生多个第二时钟信号；以及相位控制电路，用以接收所述多个第二时钟信号与所述相位控制信号，并且根据所述相位控制信号控制所述多个第二时钟信号的相位以产生所述多个第一时钟信号。2.如权利要求1所述的时钟数据恢复电路，其中所述至少一个第二信号处理装置的操作频率低于所述至少一个第一信号处理装置的操作频率。3.如权利要求1所述的时钟数据恢复电路，其中所述输入数据信号、所述上控制信号与所述下控制信号为序列信号，所述上控制信号与所述下控制信号在所述第一信号处理路径中被转换为第一数量的并行信号，所述上控制信号与所述下控制信号在所述第二信号处理路径中被转换为第二数量的并行信号，并且所述第二数量大于所述第一数量。4.如权利要求3所述的时钟数据恢复电路，还包括：第一解复用器，配置于所述第一信号处理路径上，用以接收所述上控制信号与所述下控制信号，并且分别解复用所述上控制信号与所述下控制信号，以产生所述第一数量的解复用上控制信号与所述第一数量的解复用下控制信号。5.如权利要求4所述的时钟数据恢复电路，还包括：决策电路，配置于所述第一信号处理路径上，用以接收所述第一数量的解复用上控制信号与所述第一数量的解复用下控制信号，并且根据所述第一数量的解复用上控制信号与所述第一数量的解复用下控制信号的值产生决策信号；以及累加器，配置于所述第一信号处理路径上，用以接收所述决策信号并累加所述决策信号的值以产生累加信号作为所述相位控制信号。6.如权利要求3所述的时钟数...

【专利技术属性】
技术研发人员：林宜骏，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：