一种基于FPGA的LDPC编译码方法及系统设备介质技术方案

本发明专利技术公开了一种基于FPGA的LDPC编译码方法及系统设备介质，将原始数据存入本地缓存区，对缓存区的数据依次进行移位异或计算和异或运算，生成编码校验数据；将原始数据和编码校验数据存入RAM0_0中，同时按照加载的译码多项式，偏移多项式地址存入节点更新RAM1中，每一个RAM内的数据为一个子矩阵；对RAM1中的数据进行校验节点更新，更新后的数据写入RAM1中；将RAM1中校验节点更新的数据和RAM0的原始信息结合进行变量节点更新，更新后的数据写入RAM1中；将节点更新进行迭代，直到达到设定迭代次数，输出译码数据。可以支持编译码参数可配，子矩阵大小和多项式不受限制。子矩阵大小和多项式不受限制。子矩阵大小和多项式不受限制。

【技术实现步骤摘要】
一种基于FPGA的LDPC编译码方法及系统设备介质


[0001]本专利技术属于编译码领域，涉及一种基于FPGA的LDPC编译码方法及系统设备介质。

技术介绍

[0002]数字通信技术盛行的时代，数据传输的可靠性成为了必要的研究方向；无线通信过程中，需要保证数据传输的正确性；信道编码成为了无线通信过程中不可或缺的技术，同时为了减少通信过程中的带宽资源利用率，就需要选择最优的信道编码技术，提高数据的传输效率；LDPC(低密度奇偶校验(Low
‑
Density Parity Check)码)信道编码具有较好纠错能力和传输效率，应用在很多无线通信系统中。
[0003]基于FPGA的LDPC编译码算法实现，需要具有较小的译码延时、可配置的编译码多项式参数、易于实现、较好的译码增益以及使用较少的FPGA资源，但现有的FPGA实现的LDPC编译码技术多项式配置受限制，不够灵活，仅有几种可选的参数配置，现在对通信系统的要求越来越高，现有FPGA实现技术不足以满足后续的通信系统。

技术实现思路

[0004]本专利技术的目本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于FPGA的LDPC编译码方法，其特征在于，包括以下过程：S1，接收外部输入的比特信息作为原始数据，将原始数据分别存入本地缓存区，缓存区个数为12个，缓存区大小为Z；根据编码多项式对每个缓存区的数据进行移位异或计算，生成12个编码缓存数据；根据编码算法对12个编码缓存数据进行异或运算，生成12个编码校验数据；S2，将12个原始数据和12个编码校验数据按照顺序分别存入24个RAM0_0中，同时对12个原始数据和12个编码校验数据按照加载的译码多项式，偏移多项式地址存入76个节点更新RAM1中，每一个RAM内的数据为一个子矩阵；S3，对76个RAM1中的数据进行校验节点更新，每个子矩阵间进行并行计算，每个子矩阵内的数据进行串行计算，更新后的数据写入RAM1中；S4，将RAM1中校验节点更新的数据和RAM0的原始信息结合进行变量节点更新，每个子矩阵间进行并行计算，每个子矩阵内的数据进行串行计算，更新后的数据写入RAM1中；S5，将S3和S4的过程进行迭代，直到达到设定迭代次数，输出译码数据。2.根据权利要求1所述的基于FPGA的LDPC编译码方法，其特征在于，S1中，输入的原始数据长度为12*Z，编码延时为13*Z个时钟周期，生成的编码校验数据长度为24*Z。3.根据权利要求1所述的基于FPGA的LDPC编译码方法，其特征在于，S3中，校验节点更新并行计算的个数为12，即行子矩阵个数，串行计算个数为子矩阵的大小。4.根据权利要求1所述的基于FPGA的LDPC编译码方法，其特征在于，S3中，校验节点更新的过程为：输入数据个数为多项式每行非零子矩阵个数，对输入的数据取绝对值及数据除本身以外的符号位进行累加，求取每个数据除本身以外最小值，根据累加后符号位对最小值信息进行符号转换，输出更新后的校验节点信息。5.根据权利要求1所述的基于FPGA的LDPC编译码方法，其特征在于，S4中，变量节点更新并行计算的个数为24，即列子矩阵个数，串行计算个数为子矩阵的大小。6.根据权利要求1所述的基于FPG...

【专利技术属性】
技术研发人员：杨德伟，李宁，张志军，李庆，付雷，李振，王先通，杜晓蒙，
申请(专利权)人：西安思丹德信息技术有限公司，
类型：发明
国别省市：