LDPC译码器中Min-Submin搜索模块的低时延低复杂度FPGA实现系统及方法技术方案

LDPC译码器中Min

【技术实现步骤摘要】
LDPC译码器中Min
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Submin搜索模块的低时延低复杂度FPGA实现系统及方法


[0001]本专利技术涉及通信
，具体涉及一种LDPC译码器中Min
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Submin搜索模块的低时延低复杂度FPGA实现系统及方法。

技术介绍

[0002]通信卫星对地面勘探、电视转播、数据通讯有着重大意义，其中的数字通信系统肩负着传输图像、文件、遥测遥控信息等数据任务。空间通信存在着通信距离远、信道环境复杂等问题，对通信系统的有效性和可靠性提出了更高的要求。LDPC码凭借它的低误码平层，译码性能逼近香农限优点，在卫星通信中得到了很好的应用。作为一种特别的纠错码，LDPC码具有优异的译码性能，并且可以达到很高的吞吐率，因此受到了越来越多的关注。LDPC码在编译码算法方面较为简单，便于利用硬件技术实现高速编译码器，随着当今计算能力的不断提高，LDPC码已经成为许多通信系统的重要组成部分，已经广泛地应用在数字通信中，在其他对数据速率要求高的数字系统中，比如5G系统、卫星、无线通信系统、光纤通信等也得到了应用。因此，针对目前本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.LDPC译码器中Min
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Submin搜索模块的低时延低复杂度FPGA实现系统，其特征在于，包括：校验节点信息压缩存储模块：根据LDPC码的循环移位矩阵找出循环移位矩阵中的每一行非0元素，然后每一行非零元素按列输序映射到8个RAM随机存取存储器的对应地址中存储，如果矩阵某一行非零元素不足8个时，对应地址位置不用存储；CNU并行Min
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Submin搜索结构：对校验节点信息压缩存储模块的8路软信息进行处理，搜索出8路软信息中的最小值和次最小值。2.根据权利要求1所述的LDPC译码器中Min
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Submin搜索模块的低时延低复杂度FPGA实现系统，其特征在于，所述的CNU并行Min
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Submin搜索结构即8路并行Min
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Submin搜索整体架构，包括软信息输入单元，即A1、A2、A3、A4、A5、A6、A7、A8，软信息输入，8路软信息经取模器abs处理，处理后的信息进入一级比较单元，一级比较单元的0端口分别输出4路较小值，4路较小值进入到二级比较单元，二级比较单元的1端口分别输出2路较大值经过一级流水寄存器进入到二选一选择器，二级比较单元的0端口分别输出2路较小值经过一级流水寄存器进入到三级比较单元，较小值通过0输出端口进入到二级流水寄存器，此时的较小值为最小值，同时三级比较单元输出两路索引值，一路传递给二选一数据选择器，另一路传递给四选一数据选择器，三级比较单元1端口输出的较大值与二选一数据选择器输出一路数据进入到四级比较单元，四级比较单元的0端口输出较小值进入到五级比较单元，四选一数据选择器输出的数据值进入到五级比较单元，五级比较单元输出的较小值进入到二级流水寄存器，此时的值为较小值。3.根据权利要求2所述的LDPC译码器中Min
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Submin搜索模块的低时延低复杂度FPGA实现系统，其特征在于，所述CNU并行Min
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Submin搜索结构中的三级比较单元1端口输出的较大值与二选一数据选择器输出一路数据值，此数据值产生过程为，在三级比较器找到较小值以后，找到对应产生较小值的二级比较器的0端口，此时该二级比较器1端口输出的数据就是二选一数据选择器要输出的数据。4.根据权利要求2所述的LDPC译码器中Min
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Submin搜索模块的低时延低复杂度FPGA实现系统，其特征在于，所述CNU并行Min
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Submin搜索结构中的四选一数据选择器输出的数据值，此数据值产生过程为，三级比较器找到较小值以后，根据较小值回溯到一级比较器，找到对应产生较小值的一级比较器的0端口，此时该一级比较器1端口输出的数据就是四选一数据选择器要输出的数据。5.根据权利要求2所述的LDPC译码器中Min
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Submin搜索模块的低时延低复杂度FPGA实现系统，其特征在于，所述软信息输入单元：根据经过校验节点压缩存储模块处理的8个RAM随机存取存储器输出的8路软信息，连接到8个取模器abs；所述取模器abs：对软信息输入单元输出的8路软信息，取绝对值；所述一级比较单元：包括4个一级比较器，对取模器abs输出的8路软信息两两分组，进行比较，得到4组数据比较结果，一级比较器0输出端口输出的值为4路软信息较小值，一级...

【专利技术属性】
技术研发人员：张南，王奇明，宫丰奎，高洋，李果，田阗，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：