半导体装置包括：半导体衬底，其具有主面；半导体层，其形成在所述半导体衬底的所述主面上，且包含与所述半导体衬底的所述主面相接的第一导电型的低浓度层、以及形成在该半导体层中与所述主面相反的一侧的表面的表层部且杂质浓度比所述低浓度层高的第一导电型的高浓度层；以及肖特基电极，其形成在所述半导体层的所述表面上，且与所述高浓度层形成肖特基结。结。结。
【技术实现步骤摘要】
【国外来华专利技术】半导体装置
[0001]本专利技术涉及具备肖特基势垒二极管的半导体装置。
技术介绍
[0002]在肖特基势垒二极管中，通常通过选择各种形成肖特基势垒的势垒金属来进行势垒高度的调整。通过调整势垒高度来调整正向的电压降、反向的漏电流的值。然而，由于势垒金属的种类有限，因此不容易调整为所需的势垒高度。
[0003]在下述专利文献1所公开的肖特基势垒二极管中，在通过源自衬底的硅与源自第一势垒金属的薄膜的第一势垒金属的反应而形成的硅化物层中，导入有源自第二势垒金属膜的第二势垒金属。
[0004]现有技术文献
[0005]专利文献
[0006]专利文献1：日本特开2003
‑
257888号公报
技术实现思路
[0007]专利技术所要解决的课题
[0008]在专利文献1的肖特基势垒二极管中，难以将形成硅化物层的热处理温度管理为恒定，势垒高度的调整幅度存在极限。
[0009]因此，本专利技术的一个目的在于提供一种势垒高度降低的半导体处理装置。
[0010]用于解决课题的方案
[0011]本专利技术的半导体装置包含：半导体衬底，其具有主面；半导体层，其形成在所述半导体衬底的所述主面上，且包含与所述半导体衬底的所述主面相接的第一导电型的低浓度层、以及形成在该半导体层中与所述主面相反的一侧的表面的表层部且杂质浓度比所述低浓度层高的第一导电型的高浓度层；以及肖特基电极，其形成在所述半导体层的所述表面上，且与所述高浓度层形成肖特基结。
[0012]根据该结构，肖特基结在半导体层中形成于杂质浓度比低浓度层高的高浓度层与肖特基电极之间。因此，与在低浓度层与肖特基电极之间形成的肖特基结相比，能够降低势垒高度。
[0013]本专利技术中的上述的或者其他目的、特征以及效果，参照附图通过下面叙述的实施方式的说明而变得明确。
附图说明
[0014]图1是第一实施方式的肖特基势垒二极管的主要部分的俯视图。
[0015]图2是沿着图1所示的II
‑
II线的剖视图。
[0016]图3是图2所示的III区域的放大图。
[0017]图4是表示在外延层中在与肖特基金属之间形成肖特基结的部分的n型杂质浓度
与肖特基势垒二极管的阈值电压的关系的曲线图。
[0018]图5是所述肖特基势垒二极管的制造方法的流程图。
[0019]图6A是所述肖特基势垒二极管的第一变形例的剖视图。
[0020]图6B是放大了图6A所示的VIB区域的图。
[0021]图7A是所述肖特基势垒二极管的第二变形例的主要部分的俯视图。
[0022]图7B是沿着图7A所示的VIIB
‑
VIIB线的剖视图。
[0023]图7C是放大了图7B所示的VIIC区域的图。
[0024]图8是第二实施方式的肖特基势垒二极管的主要部分的俯视图。
[0025]图9是沿着图8所示的IX
‑
IX线的剖视图。
[0026]图10是图9所示的X区域的放大图。
[0027]图11是第二实施方式的第一变形例的肖特基势垒二极管的主要部分的俯视图。
[0028]图12是第二实施方式的第二变形例的肖特基势垒二极管的主要部分的俯视图。
[0029]图13是第三实施方式的肖特基势垒二极管的主要部分的俯视图。
[0030]图14是沿着图13所示的XIV
‑
XIV线的剖视图。
[0031]图15是图14所示的XV区域的放大图。
[0032]图16A是用于说明第三实施方式的肖特基势垒二极管所包含的内侧杂质区域的周围的电压降的电路图。
[0033]图16B是用于对所述内侧杂质区域的周围的电压降进行说明的剖视图。
[0034]图17是第三实施方式的肖特基势垒二极管的制造方法的流程图。
[0035]图18A是用于说明在第三实施方式的肖特基势垒二极管的制造方法中，形成杂质区域及晶格缺陷区域的情况的示意图。
[0036]图18B是用于说明形成所述杂质区域和所述晶格缺陷区域的情况的示意图。
[0037]图18C是用于说明形成所述杂质区域和所述晶格缺陷区域的情况的示意图。
[0038]图19是第三实施方式的肖特基势垒二极管的第一变形例的剖视图。
[0039]图20是第三实施方式的肖特基势垒二极管的第二变形例的剖视图。
[0040]图21是第三实施方式的肖特基势垒二极管的第三变形例的剖面图。
[0041]图22A是用于说明在第三实施方式的第三变形例的肖特基势垒二极管的制造方法中，形成所述杂质区域及所述晶格缺陷区域的情况的示意图。
[0042]图22B是用于说明在第三实施方式的第三变形例的肖特基势垒二极管的制造方法中，形成所述杂质区域及所述晶格缺陷区域的情况的示意图。
[0043]图22C是用于说明在第三实施方式的第三变形例的肖特基势垒二极管的制造方法中，形成所述杂质区域及所述晶格缺陷区域的情况的示意图。
具体实施方式
[0044]＜第一实施方式＞
[0045]图1是作为第一实施方式的半导体装置的肖特基势垒二极管1的主要部分的俯视图。图2是沿着图1所示的II
‑
II线的剖视图。图3是图2所示的III区域的放大图。
[0046]在图1中，去除后述的场绝缘膜15、肖特基金属16、阳极电极17、钝化层20。以下，参照图1～图3，对肖特基势垒二极管1的结构进行说明。
[0047]肖特基势垒二极管1是采用4H
‑
SiC(绝缘击穿电场为约2.8MV/cm，带隙的宽度为约3.26eV的宽带隙半导体)的肖特基势垒二极管，例如是俯视正方形的芯片状。芯片状的肖特基势垒二极管1的各边的长度为0.5mm～20mm。即，肖特基势垒二极管1的芯片尺寸例如为0.5mm/
□
～20mm/
□
。
[0048]肖特基势垒二极管1具备由n型(第一导电型)的SiC构成的半导体衬底2。即，半导体衬底2是SiC衬底。另外，半导体衬底2的偏离角优选为4
°
以下。另外，作为n型杂质，例如使用N(氮)、P(磷)、As(砷)等。
[0049]半导体衬底2具有一侧的第一主面3(参照图2)、另一侧的第二主面4(参照图2)、以及连接第一主面3和第二主面4的侧面5a、5b、5c、5d。第一主面3和第二主面4在从它们的法线方向Z观察的俯视(以下，简称为“俯视”)中形成为四边形(在该方式中为正方形)。
[0050]在该方式中，侧面5a以及侧面5c沿着第一方向X延伸，在与第一方向X交叉的第二方向Y上相互对置。在该方式中，侧面5b以及侧面5d沿着第二方向Y延伸，并在第一方向X上相互对置。更具体而言，第二方向Y是与第一方向X正交的方向。
[0051]肖特基势垒二极管1还具备以覆盖半导体衬底2的第本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】1.一种半导体装置，其特征在于，包括：半导体衬底，其具有主面；半导体层，其形成在所述半导体衬底的所述主面上，且包含与所述半导体衬底的所述主面相接的第一导电型的低浓度层、以及形成在该半导体层中与所述主面相反的一侧的表面的表层部且杂质浓度比所述低浓度层高的第一导电型的高浓度层；以及肖特基电极，其形成在所述半导体层的所述表面上，且与所述高浓度层形成肖特基结。2.根据权利要求1所述的半导体装置，其特征在于，所述低浓度层的杂质浓度为1.0
×
10
12
cm
‑3以上且小于1.0
×
10
17
cm
‑3，所述高浓度层的杂质浓度为1.0
×
10
17
cm
‑3以上且1.0
×
10
20
cm
‑3以下。3.根据权利要求1或2所述的半导体装置，其特征在于，还包括第二导电型的环状的保护区域，该保护区域形成于所述半导体层的所述表层部，所述高浓度层形成在由所述保护区域包围的有源区域内。4.根据权利要求3所述的半导体装置，其特征在于，所述高浓度层的底部位于比所述保护区域的底部靠所述半导体层的所述表面侧。5.根据权利要求3或4所述的半导体装置，其特征在于，所述高浓度层形成于所述有源区域的整个区域。6.根据权利要求3至5中任一项所述的半导体装置，其特征在于，所述高浓度层隔着所述低...
【专利技术属性】
技术研发人员：上野真弥，
申请(专利权)人：罗姆股份有限公司，
类型：发明
国别省市：
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