本申请公开了用于有源钳位驱动器的高压雪崩二极管。一种集成电路(200)包括半导体衬底(202)的表面(210)之下的浅P型阱(SPW)(216)和表面(210)之下的浅N型阱(SNW)(214)。SPW(216)形成二极管的阳极且SNW(216)形成二极管的阴极。SNW通过阱空间区(218)与SPW隔开；并且薄场浮雕氧化物结构(226)位于阱空间区(218)上方。上方。上方。
【技术实现步骤摘要】
用于有源钳位驱动器的高压雪崩二极管
[0001]本公开涉及半导体设备领域，更具体地，但不排他地，涉及二极管和形成二极管的方法，该二极管对反向偏置操作期间的击穿造成的冲击电离具有降低的灵敏度。
技术介绍
[0002]用于感测和钳位电压的可靠高压二极管，其中二极管必须能够承受重复的击穿电压，同时在长时间内提供很小的漂移能力，可能难以在集成电路中提供。
技术实现思路
[0003]所公开的实施方式提供了一种集成电路，其中浅N型阱(SNW)和浅P型阱(SPW)彼此相邻地形成，或者在两个浅阱之间形成阱空间区，以形成可作为雪崩二极管操作的SNW/SPW二极管，在SNW和SPW之间的PN结上方具有薄场浮雕氧化物结构。薄场浮雕氧化物结构在其中形成阱的衬底表面处将SNW与SPW隔离，并且相对于使用浅沟槽隔离(STI)的类似设备，提供从氧化物/衬底界面到阱之间的击穿区的更大的距离。相对于类似的STI隔离二极管，更大的距离可有利地为雪崩二极管提供更大稳定性和可靠性。因此，氧化物隔离二极管可用来代替在一些电路(诸如DC
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DC(“降压”)转换器)中使用的低压齐纳二极管链。用单个雪崩二极管代替齐纳二极管链可简化使用雪崩二极管的电路的设计，并且可降低相关联成本。
[0004]在一个方面，公开了一种集成电路的实施方式。集成电路包括与半导体衬底中的SNW相邻或隔开的SPW。SPW和SNW在衬底内形成PN结。薄场浮雕氧化物结构覆盖该结。
[0005]在另一方面，公开了一种制造集成电路的方法的实施方式。该方法包括在衬底的第一表面形成薄场浮雕氧化物结构；在衬底中邻近氧化物结构的第一侧形成SNW；以及在衬底中邻近氧化物结构的相对第二侧形成SPW。氧化物结构覆盖由衬底内的SPW和SNW形成的PN结。
附图说明
[0006]本公开的实施方式在附图的图中以示例而非限制的方式进行了说明，其中相似的附图标记表示相似的元件。应当注意，在本公开中对“一(an)”或“一(one)”实施方式的不同引用不一定是对同一实施方式的引用，并且这类引用可意指至少一个。此外，当结合实施方式描述特定特征、结构或特性时，认为结合其他实施方式实现这类特征、结构或特性在本领域技术人员的知识范围内，无论是否明确描述。如本文所用，术语“耦接(couple/couples)”意指间接或直接电连接，除非限定为可包括无线连接的“可通信耦接”。因此，如果第一设备耦接至第二设备，则该连接可通过直接电连接，或者通过经由其他设备和连接的间接电连接。
[0007]附图并入本说明书并构成本说明书的一部分，以说明本公开的一个或多个示例性实施方式。通过结合所附权利要求并参考附图进行的以下详细描述，将理解本公开的各种优点和特征，在附图中：
[0008]图1图示了根据本公开的实施方式的作为雪崩二极管的SNW/SPW二极管的横截面和其中将形成冲击电离区的位置；
[0009]图1A图示了根据本公开的实施方式的雪崩二极管的横截面和其中将形成冲击电离区的位置；
[0010]图2A描绘了根据本公开的实施方式的雪崩二极管和围绕SNW/SPW二极管的隔离结构的横截面；
[0011]图2B描绘了在线2B
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2B处截取的雪崩二极管和相关联隔离结构的俯视图；
[0012]图3A描绘了根据本公开的实施方式的其中可使用所公开的雪崩二极管的电路；
[0013]图3B描绘了根据本公开的实施方式的其中可使用所公开的雪崩二极管的电路；
[0014]图4A至图4D描绘了根据本公开的实施方式的含有雪崩二极管的IC的制造期间的不同阶段；
[0015]图5描绘了根据本公开的实施方式的制造含有雪崩二极管的IC的方法；
[0016]图6描绘了根据基线实施方式的使用串联耦接齐纳二极管的电路；以及
[0017]图7图示了根据基线实施方式在阱空间区上方使用STI的雪崩二极管的横截面以及其中将形成冲击电离区的位置。
具体实施方式
[0018]现在将参考附图详细描述具体实施方式。在以下对实施方式的详细描述中，阐述了许多具体细节，以便提供对本公开的更透彻的理解。然而，对于本领域普通技术人员来说显而易见的是，可在没有这些具体细节的情况下实践其他实施方式。在其他情况下，没有详细描述公知的特征，以避免不必要地使描述复杂化。
[0019]在横向扩散金属氧化物半导体(LDMOS)技术中，LDMOS功率场效应晶体管(FET)的驱动器采用各种技术，例如钳位电路，这些技术限制漏极/源极电压Vds的偏移，以将LDMOS功率FET保持在其安全操作区内。这些技术可提高漏极/源极转换的开关速度，从而提高效率，同时也限制Vds偏移。钳位二极管的其他用途包括用作简单的电压参考和吸收振铃能量。这些钳位二极管必须能够承受重复的击穿应力，因为当反向偏置时，由二极管击穿提供钳位作用。
[0020]钳位电路中的一些使用齐纳二极管进行Vds电压感测，齐纳二极管击穿电压约为5V至7V。为了在输入电源处于12V至25V的范围内时使用这些齐纳二极管进行电压感测，可使用串联的齐纳二极管堆。然而，精心设计的电路网络典型地可与堆叠的齐纳二极管结合使用以阻断DC电压，这使得感测电压变化变得复杂。响应时间也可能受到多个串联二极管的影响。
[0021]图6描绘了示例性基线电路600，电路600可使用齐纳二极管Z1至ZN的堆叠系列来感测和钳位第一功率N型FET(NFET)M1两端的电压，第一功率N形FET M1可为DC
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DC转换器中的高侧功率NFET。第一功率NFET M1与输出电感器Lout串联耦接在输入节点Vin和输出节点Vout之间，输入节点Vin可耦接至输入电源，输出节点Vout可耦接以提供输出电源。在输入节点Vin和第一功率NFET M1之间还示出了寄生电感器Lin，Lin可例如由封装引线框、键合线等形成。在该示例性实施方式中，多个齐纳二极管Z1至ZN在第一节点N1和开关节点SW之间与第一电阻器R1、P型FET(PFET)MP和第二电阻器R2串联耦接。第一节点N1位于输入节点
Vin和第一功率NFET M1之间，并且开关节点SW位于第一功率NFET M1和输出电感器Lout之间。信号二极管D1还与第一节点N1和开关节点SW之间的第二功率NFET M2和下拉NFET M3串联耦接。第一功率NFET M1的栅极耦接至位于第二功率NFET M2和下拉NFET M3之间的第一栅极节点GN1，而第二功率NFET M2的栅极耦接至位于PFET MP和第二电阻器R2之间的第二栅极节点GN2。下拉NFET M3的栅极被耦接以接收高侧驱动器关断信号HSD_OFF。
[0022]齐纳二极管Z1至ZN系列、第一电阻器R1和PFET MP是感测电路602的一部分，该感测电路还包括第三电阻器R3、第四电阻器R4和电容器C。第三电阻器R3和第四电阻器R4串联耦接在第一感测节点SN1和开关节点SW之间。第一感测节点SN1位于第一电阻器R1和PFE本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种集成电路，其包含：在半导体衬底中的浅P型阱即SPW，所述SPW形成二极管的阳极；在所述半导体衬底中且与所述SPW隔开的浅N型阱即SNW，所述SNW形成所述二极管的阴极，所述SNW通过阱空间区与所述SPW分开；以及所述阱空间区上方的所述半导体衬底的表面处的薄场浮雕氧化物结构。2.根据权利要求1所述的集成电路，其进一步包含：第一多晶硅场板，其部分地在所述薄场浮雕氧化物结构上方且部分地在所述SNW上方；以及第二多晶硅场板，其部分地在所述薄场浮雕氧化物结构上方且部分地在所述SPW上方。3.根据权利要求1所述的集成电路，其中所述薄场浮雕氧化物结构的厚度在约50nm和约150nm之间的范围内。4.根据权利要求1所述的集成电路，其进一步包含：所述SNW内具有低于所述表面的峰值掺杂剂浓度的N掺杂沟道停止区；以及所述SPW内具有低于所述表面的峰值掺杂剂浓度的P掺杂沟道停止区。5.根据权利要求4所述的集成电路，其中：所述SNW包括沿着所述半导体衬底的所述表面平行延伸的SNW指状体；以及所述SPW包括第一SPW指状体和第二SPW指状体，所述第一SPW指状体沿着所述半导体衬底的所述表面与所述SNW指状体平行地延伸，所述第二SPW指状体沿着所述表面垂直于所述第一SPW指状体延伸以在四个侧面上包围所述SNW指状体。6.根据权利要求5所述的集成电路，其中所述半导体衬底包括P型体硅层以及所述SNW和所述SPW位于其中的P型外延层。7.根据权利要求5所述的集成电路，其包括包围所述SNW、所述SPW和所述薄场浮雕氧化物结构的隔离槽，所述隔离槽包括N型埋层即NBL、深N型扩散区即DEEPN扩散区和NSD区，所述DEEPN扩散区从表面延伸至所述NBL以接触所述DEEPN扩散区的周边，所述NSD区位于所述DEEPN扩散区的所述表面处。8.根据权利要求7所述的集成电路，其包括在最外侧SPW指状体和所述隔离槽之间的浅沟槽隔离(STI)。9.根据权利要求7所述的集成电路，其中所述隔离槽中的所述NSD区电耦接至所述阴极。10.根据权利要求7所述的集成电路，其中所述隔离槽中的所述NSD区电耦接至所述阳极。11.根据权利要求5所述的集成电路，其中所述二极管中的最外侧SNW指状体是虚拟指状体，并且耦接至DC偏置节点。12.根据权利要求5所述的集成电路，其中所述雪崩二极管中的最外侧SNW指状体是有源指状体，并且将所述最外侧SNW指状体与相邻SPW指状体分开的所述阱空间区具有第二宽度，所述第二宽度大于将内SNW指状体与相应相邻SPW指状体分开...
【专利技术属性】
技术研发人员：H，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：
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