一种基于AXI总线双MicroBlaze架构的通信系统和方法技术方案

本发明专利技术提供了一种通用的、鲁棒性高的双MicroBlaze架构的接口通信设计方法。并且以具体应用的方式，对核间通信总线的数据吞吐量，数据承载量与应用线程调度冲突问题的解决方式和方法进行了测验。使用K7处理器的逻辑资源上模拟出两个轻量化的处理器MicroBlaze，很好解决了裸机开发下单MicroBlaze主频不高，应对复杂交互运算能力不足等问题，并简化了系统程序逻辑和开发难度。在理论上MicroBlaze的数量和性能，受制于FPGA处理器的逻辑资源，故多核间的同步协作，有利于提升多任务处理的并发性和解决程序间的耦合性。和解决程序间的耦合性。和解决程序间的耦合性。

【技术实现步骤摘要】
一种基于AXI总线双MicroBlaze架构的通信系统和方法


[0001]本专利技术芯片设计技术属于领域，具体涉及一种基于AXI总线双MicroBlaze架构的通信系统和方法。

技术介绍

[0002]近年来，在航空航天，军事装备领域，新研设备的数据链通信，突显出数据总线大幅增多，总线交互愈加频繁，程序逻辑愈加复杂等特点。随着嵌入式
的不断发展，仅采用ARM架构设计的微处理器，有着速度受限、资源较少、系统实时性差等问题。只采用FPGA系列处理器，又有着开发门槛高、多任务程序逻辑处理难度大等问题。
[0003]MicroBlaze是标准的RISC哈佛处理架构，由执行单元、寄存器群、指令通路和数据通路四部分组成，是可以方便地嵌入在FPGA中的32位微处理器。它具备高级可扩展接口AXI4，拥有32个32位通用寄存器，单发流水线结构，本地存储总线(LMB)等特点，但MicroBlaze存在主频不高，应对复杂交互运算能力不足等问题。

技术实现思路

[0004]针对现有技术的以上缺陷或改进需求中的一种或者多种，本专利技术提供了一种基于AXI总线的双MicroBlaze架构的系统，其特征在于，所述系统包括：处理器、总线芯片、一个或多个功能板卡以及外设；所述处理器通过地址线，数据线，控制线与所述总线芯片通信连接；
[0005]所述处理器包括：第一软核、第二软核以及接口IP核；所述第一软核与所述总线芯片连接并进行数据交互；所述第二软核作为辅助数据采集处理器，与所述一个或多个功能板卡以及外设进行交互；所述第一软核和所述第二软核之间使用AXI
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Steam实现数据交互；
[0006]接口IP核用于将所述第一软核传递过来的数据进行解析并根据解析内容控制所述总线芯片；
[0007]接口IP核用于对所述芯片进行读、写、控制。
[0008]优选地，所述第二软核通过窗口或Aurora总线和所述一个或多个功能板卡建立的通信链路。
[0009]优选地，所述外设包括flash、DDR、422串口芯片、JTAG调试器可在所述处理器数据交互时进行动态监控。
[0010]优选地，所述系统还包括ILAIP核，所述ILAIP核连接到所述处理器的逻辑电路关键节点便于监控数据在链路状态。
[0011]优选地，所述系统还包括MDMIP核，所述MDMIP核与所述第一软核、所述第二软核连接，实现软核功能程序的单步调试。
[0012]本专利技术还提供了一种上述系统的接口通信方法，其特征在于，所述方法包括以下步骤：FPGA基础硬件电路设计、PL端硬件逻辑设计、以及所述第一软核和所述第二软核的应用程序设计；
[0013]所述第一软核和所述第二软核的应用程序设计包括：
[0014]所述第一软核调用初始化程序对所述处理器以及外设进行初始化，初始化完成后，启动所述第二软核；
[0015]所述第二软核不间断获取所述处理器中第一寄存器的值，当所述第一软核初始化后，改变所述第一寄存器的值，所述第二软核进入数据处理功能；
[0016]所述第一软核不断查询中断状态寄存器的值，当总线上有数据需要处理时，所述总线芯片接收来自上位机的数据后并由所述第一软核进行数据校验，数据校验完成后，所述第一软核判断是否进行内部处理或是将数据发送给所述第二软核。
[0017]总体而言，通过本专利技术所构思的以上技术方案与现有技术相比，具有的有益效果包括：
[0018](1)本专利技术提供了一种通用的、鲁棒性高的双MicroBlaze架构的接口通信设计方法。并且以具体应用的方式，对核间通信总线的数据吞吐量，数据承载量与应用线程调度冲突问题的解决方式和方法进行了测验。使用K7处理器的逻辑资源上模拟出两个轻量化的处理器MicroBlaze，很好解决了裸机开发下单MicroBlaze主频不高，应对复杂交互运算能力不足等问题，并简化了系统程序逻辑和开发难度。在理论上MicroBlaze的数量和性能，受制于FPGA处理器的逻辑资源，故多核间的同步协作，有利于提升多任务处理的并发性和解决程序间的耦合性。。
附图说明
[0019]图1是本专利技术的基于AXI总线实现双MicroBlaze架构下协同工作的接口通信设计方法的系统架构图；
[0020]图2为本专利技术的基于AXI总线实现双MicroBlaze架构下协同工作的接口通信设计方法的第一软核和第二软核主要程序流程图。
具体实施方式
[0021]为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本专利技术，并不用于限定本专利技术。此外，下面所描述的本专利技术各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
[0022]实施例：
[0023]本专利技术提出一种基于AXI总线实现双MicroBlaze架构下协同工作设计方法。上述系统的实现基于K7设计基础所需的外围电路，完成添加双MicroBlaze完成PL层硬件逻辑搭建，设计软核上运行的应用程序完成应用所需功能。
[0024]如图1所示，是本专利技术的基于AXI总线实现双MicroBlaze架构下协同工作的接口通信设计方法的系统架构图，所述系统包括：处理器、总线芯片、总线通信IP核，所述处理器通过地址线，数据线，控制线建立与所述总线芯片通信连接；处理器包括：第一软核MicroBlaze0、第二软核MicroBlaze1，第一软核MicroBlaze0与总线芯片连接并进行数据交互；第二软核MicroBlaze1作为辅助数据采集处理器，主要与外围其他板卡或设备进行交互；
[0025]该硬件平台的基础外围电路包括外围1553B，FLASH、复位、CPU时钟、Aurora通信时钟等系列外围电路。
[0026]FPGA主控电路，主要功能为构建软核0与1553B总线通信链路，软核1与拓展功能板卡通信链路，双软核间通过AXI4
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STREAM总线实现数据传递。
[0027]第一软核MicroBlaze0和第二软核MicroBlaze1之间使用FIFO缓存的方式实现数据的暂存。
[0028]第一方面，本专利技术提供一种双MicroBlaze下PL层硬件逻辑搭建设计方法。所述设计包括：
[0029]在BD工程中，添加由官方提供的MicroBlaze IP核，同时使能AXI4
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STREAM接口，根据需要配置数据以及主、从关系传递接口。
[0030]K7处理器通过16根地址线，14根数据线，8根控制线建立与1553B总线芯片通信连接。通过Aurora协议和外部功能板卡建立的通信链路，速率可达到1.25Gbps，通过422串口以更为简单的通信方式，可实现10M/bps的数据通信，完全满足系统需求。
[0031]添加的软核0作为主要数据处理器，与外围设计1553B建立通信，使用用户自行创建实现的1553B总线通信IP核：m本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于AXI总线的双MicroBlaze架构的系统，其特征在于，所述系统包括：处理器、总线芯片、一个或多个功能板卡以及外设；所述处理器通过地址线，数据线，控制线与所述总线芯片建立物理线路连接；所述处理器包括：第一软核、第二软核以及自定义接口IP核；所述第一软核与所述总线芯片连接并进行数据交互；所述第二软核作为辅助数据采集处理器，与所述一个或多个功能板卡以及外设进行交互；所述第一软核和所述第二软核之间使用AXI
‑
Steam实现数据交互；自定义接口IP核用于将所述第一软核传递过来的数据进行解析并根据解析内容控制所述总线芯片；自定义接口IP核用于对所述芯片进行读、写、控制。2.根据权利要求1所述的系统，其特征在于，所述第二软核通过串口或Aurora总线和所述一个或多个功能板卡建立的通信链路。3.根据权利要求1所述的系统，其特征在于，所述外设包括Flash、DDR、422串口芯片及JTAG调试器可在所述处理器数据交互时进行动态监控。4.根据权利要求1所述的系统，其特征在于，所述系统还包括I...

【专利技术属性】
技术研发人员：谷长春，陈辉，丁俊杰，杨俊华，
申请(专利权)人：湖北三江航天险峰电子信息有限公司，
类型：发明
国别省市：