半导体结构及其制作工艺制造技术

本发明专利技术公开一种半导体结构及其制作工艺。该半导体结构包含一基底、一薄膜晶体管位于该基底上，该薄膜晶体管包含一薄膜晶体管通道层、一第一源极与一第一漏极位于该薄膜晶体管通道层中以及一第一覆盖层位于该薄膜晶体管通道层上、一金属氧化物半场效晶体管位于该基底上，该薄膜晶体管包含一第二栅极、一第二源极与一第二漏极位于该第二栅极两侧以及一第二覆盖层位于该第二栅极上，其中该第二覆盖层与该第一覆盖层的顶面同高、以及一第一层间介电层位于该第一覆盖层与该第二覆盖层上，其中该第一层间介电层与该第一覆盖层共同作为该薄膜晶体管的栅介电层。薄膜晶体管的栅介电层。薄膜晶体管的栅介电层。

【技术实现步骤摘要】
半导体结构及其制作工艺


[0001]本专利技术涉及一种半导体结构及其制作方法，尤其是涉及一种与互补式金属氧化物半导体制作工艺整合的半导体结构及其制作方法(制作工艺)。

技术介绍

[0002]随着过去数年在薄膜晶体管(TFTs)技术方面快速且持续的演进，TFT显示面板已开发出除了荧幕以外的其他应用，例如柔性电子产品、生医感测器、非挥发性存储器、或是三维芯片等。其中，由于近年来车用电子、无线通讯装置以及数据处理等产业的蓬勃发展，在这些创新的应用中，使用薄膜晶体管来作为功率芯片(power IC)为目前市场关注的主流焦点，市场对于高功率与高频高速的晶体管元件的需求不断增长。在这样的背景下，如何将薄膜晶体管元件与传统的金属氧化物半导体(CMOS)逻辑制作工艺整合，以简化整体制作工艺并降低成本，为本领域技术人员急需努力研究与开发的课题。

技术实现思路

[0003]根据上述市场需求，本专利技术于此提出了一种新颖的半导体结构及其制作方法(制作工艺)，其特点在于将高压薄膜晶体管元件的制作整合到CMOS逻辑前段制作工艺(FEOL)中，可大幅减少整体制作工艺步骤并降低制作成本。此外，高压薄膜晶体管元件的主动(有源)区是在CMOS逻辑元件的阱区形成之前界定的，可以良好地控制整体制作工艺的热积存(thermal budget)。
[0004]本专利技术的一方面在于提出一种半导体结构，其部件包含一基底，一薄膜晶体管位于该基底上，该薄膜晶体管包含一薄膜晶体管通道层、一第一源极与一第一漏极位于该薄膜晶体管通道层中以及一第一覆盖层位于该薄膜晶体管通道层上，一金属氧化物半场效晶体管位于该基底上，该薄膜晶体管包含一第二栅极、一第二源极与一第二漏极位于该第二栅极两侧以及一第二覆盖层位于该第二栅极上，其中该第二覆盖层与该第一覆盖层的顶面同高，以及一第一层间介电层，位于该第一覆盖层与该第二覆盖层上，其中该第一层间介电层与该第一覆盖层共同作为该薄膜晶体管的栅介电层。
[0005]本专利技术的另一方面在于提出一种半导体制作工艺，其步骤包含在一基底上形成一薄膜晶体管通道层，在该薄膜晶体管通道层形成后，在该基底上制作一金属氧化物半场效晶体管，该金属氧化物半场效晶体管包含一第一栅极、一第一源极以及一第一漏极，在该金属氧化物半场效晶体管制作完成后，在该薄膜晶体管通道层上形成第二源极与第二漏极，在该第二源极与该第二漏极形成后，在该薄膜晶体管通道层与该金属氧化物半场效晶体管上形成一第一层间介电层，以及在该第一层间介电层上形成一第二栅极，该第二栅极与该薄膜晶体管通道层、该第二源极以及该第二漏极构成一薄膜晶体管。
[0006]本专利技术的这类目的与其他目的在阅者读过下文中以多种附图与绘图来描述的较佳实施例的细节说明后应可变得更为明了显见。
附图说明
[0007]本说明书含有附图并于文中构成了本说明书的一部分，为使阅者对本专利技术实施例有进一步的了解。该些附图描绘了本专利技术一些实施例并连同本文描述一起说明了其原理。在该些附图中：
[0008]图1至图8为根据本专利技术较佳实施例中半导体结构的制作流程的截面示意图。
[0009]须注意本说明书中的所有附图都为示例性质，为了清楚与方便附图说明，附图中的各部件在尺寸与比例上可能会被夸大或缩小地呈现，一般而言，图中相同的附图标记会用来标示修改后或不同实施例中对应或类似的元件特征。
[0010]主要元件符号说明
[0011]100基底
[0012]100a薄膜晶体管区域
[0013]100bCMOS区域
[0014]102浅沟槽隔离结构
[0015]104硬掩模层
[0016]106缓冲层
[0017]108薄膜晶体管通道层
[0018]110覆盖层
[0019]111薄膜晶体管主体
[0020]112栅介电层
[0021]114多晶硅层
[0022]116覆盖层
[0023]117栅极
[0024]118第一间隔壁
[0025]120轻掺杂漏极
[0026]122第二间隔壁
[0027]123间隔壁
[0028]124源极/漏极
[0029]125CMOS晶体管元件
[0030]126源极/漏极
[0031]128接触蚀刻停止层
[0032]130层间介电层
[0033]132层间介电层
[0034]134上栅极
[0035]136层间介电层
[0036]138接触件
[0037]140薄膜晶体管元件
具体实施方式
[0038]现在下文将详细说明本专利技术的示例性实施例，其会参照附图示出所描述的特征以
便阅者理解并实现技术效果。阅者将可理解文中的描述仅通过示例的方式来进行，而非意欲要限制本案。本案的各种实施例和实施例中彼此不冲突的各种特征可以以各种方式来加以组合或重新设置。在不脱离本专利技术的保护范围的情况下，对本案的修改、等同物或改进对于本领域技术人员来说是可以理解的，并且旨包含在本案的范围内。
[0039]阅者应能容易理解，本案中的「在
…
上」、「在
…
之上」和「在
…
上方」的含义应当以广义的方式来解读，以使得「在
…
上」不仅表示「直接在」某物「上」而且还包括在某物「上」且其间有居间特征或层的含义，并且「在
…
之上」或「在
…
上方」不仅表示「在」某物「之上」或「上方」的含义，而且还可以包括其「在」某物「之上」或「上方」且其间没有居间特征或层(即，直接在某物上)的含义。此外，诸如「在
…
之下」、「在
…
下方」、「下部」、「在
…
之上」、「上部」等空间相关术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的关系，如在附图中示出的。
[0040]如本文中使用的，术语「基底」是指向其上增加后续材料的材料。可以对基底自身进行图案化。增加在基底的顶部上的材料可以被图案化或可以保持不被图案化。此外，基底可以包括广泛的半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，基底可以由诸如玻璃、塑胶或蓝宝石晶片的非导电材料制成。
[0041]如本文中使用的，术语「层」是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水准、竖直和/或沿倾斜表面延伸。基底可以是层，其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成触点、互连线和/或通孔)和一个或多个介电层。
[0042]阅者通常可以至少部本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，包含：基底；薄膜晶体管，位于该基底上，该薄膜晶体管包含薄膜晶体管通道层、第一源极与第一漏极位于该薄膜晶体管通道层中以及第一覆盖层位于该薄膜晶体管通道层上；金属氧化物半场效晶体管，位于该基底上，该薄膜晶体管包含第二栅极、第二源极与第二漏极分别位于该第二栅极两侧、以及第二覆盖层位于该第二栅极上，其中该第二覆盖层与该第一覆盖层的顶面同高；以及第一层间介电层，位于该第一覆盖层与该第二覆盖层上，其中该第一层间介电层与该第一覆盖层共同作为该薄膜晶体管的栅介电层。2.如权利要求1所述的半导体结构，还包含第一栅极，位于该第一层间介电层上。3.如权利要求2所述的半导体结构，还包含第二层间介电层位于该第一栅极与该第一层间介电层上，以及接触件穿过该第二层间介电层以及该第一层间介电层并连接该第一栅极、该第一源极、该第一漏极、该第二栅极、该第二源极以及该第二漏极。4.如权利要求1所述的半导体结构，还包含间隔壁，位于该薄膜晶体管通道层与该第二栅极的两侧。5.如权利要求4所述的半导体结构，还包含接触蚀刻停止层，位于该些间隔壁外侧。6.如权利要求5所述的半导体结构，还包含第三层间介电层，位于该接触蚀刻停止层上，该第三层间介电层、该接触蚀刻停止层、该第一覆盖层以及该第二覆盖层的顶面齐平，该第一层间介电层位于该第三层间介电层、该接触蚀刻停止层、该第一覆盖层以及该第二覆盖层上。7.如权利要求1所述的半导体结构，还包含缓冲层，位于该薄膜晶体管通道层与该基底之间。8.一种半导体制作工艺，包含：在基底上形成薄膜晶体管通道层；在该薄膜晶体管通道层形成后，在该基底上制作金属氧化物半场效晶体管，该金属氧化物半场效晶体管包含第一栅极...

【专利技术属性】
技术研发人员：李信宏，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：