具有同步输出的设备制造技术

本公开的实施例涉及具有同步输出的设备。本说明涉及一种电子设备，包括：第一输入，被配置成接收时钟信号，通过第一输入缓冲器被耦合到第一电路；以及至少一个输出，通过输出缓冲器被耦合到第一电路，该输出缓冲器在时钟信号的第一边沿上被同步，其中第一输入缓冲器包括被耦合到第一输入的数据输入，并且被配置成在时钟信号的每个第一边沿之后的持续时间期间，不管其数据输入上的值如何，维持其输出上的值恒定。恒定。恒定。

【技术实现步骤摘要】
具有同步输出的设备
[0001]相关申请的交叉引用
[0002]本申请要求于2021年11月23日提交的法国申请号2112398的优先权，该申请在此通过引用整体并入本文。


[0003]本公开总体涉及电子设备，并且在特定实施例中，涉及具有同步输出的设备。

技术介绍

[0004]在电子设备中，某些设备是具有同步输出的设备。同步输出用于标示具有仅在时钟信号的上升沿或下降沿期间被修改的值的输出。这些设备通常是输出值为二进制值的设备。

技术实现思路

[0005]一个实施例克服了具有同步输出的已知电子设备的全部或部分缺点。
[0006]一个实施例提供了一种电子设备，包括：第一输入，被配置成接收时钟信号，通过第一输入缓冲器耦合到第一电路；以及至少一个输出，通过输出缓冲器耦合到第一电路，输出缓冲器在时钟信号的第一边沿上同步，其中输入缓冲器包括耦合到第一输入的数据输入，并且被配置成在时钟信号的每个第一边沿之后的持续时间期间，不管其数据输入上的值如何，维持其输出上的值恒定。
[0007]另一个实施例提供一种控制电子设备的方法，该电子设备包括：第一输入，被配置成接收时钟信号，通过第一输入缓冲器耦合到第一电路；以及至少一个输出，通过输出缓冲器耦合到第一电路，输出缓冲器在时钟信号的第一边沿上同步，输入缓冲器包括耦合到第一输入的数据输入，其中针对时钟信号的每个第一边沿之后的持续时间，不管其数据输入上的值如何，输入缓冲器的输出上的值被维持恒定。
[0008]根据一个实施例，该设备包括耦合到第一电路的第二输入，该第二输入被配置成接收电源电压，并且包括耦合到第一电路的第三输入，第三输入被配置成接收基准电压。
[0009]根据一个实施例，该设备包括利用第二输入缓冲器耦合到第一电路的第四输入，第四输入被配置成接收授权电压。
[0010]根据一个实施例，第一电路包括存储器，至少一个输出上的值是来自存储器的二进制值。
[0011]根据一个实施例，设备包括在相同时钟信号上同步的多个输出，输出被配置成递送不同的二进制值。
[0012]根据一个实施例，持续时间具有小于时钟信号的周期的值。
[0013]根据一个实施例，持续时间具有小于时钟信号的周期的一半的值。
[0014]根据一个实施例，每个输入缓冲器包括控制输入，该控制输入接收控制信号，控制信号在该持续时间期间取第一值，并且在时钟信号的每个时段的其余部分期间取第二值。
[0015]根据一个实施例，设备包括逻辑与门，该逻辑与门被配置成在输入上接收控制信号，并且在另一个输入上接收第二输入缓冲器的输出信号，与逻辑门的输出耦合到第二输入缓冲器的控制输入。
[0016]根据一个实施例，设备包括用于生成控制信号的第二电路，该第二电路的输入耦合到第一缓冲器的输出。
[0017]根据一个实施例，用于生成控制信号的电路包括延迟电路，该延迟电路引入等于持续时间T的延迟。
[0018]根据一个实施例，用于生成控制信号的电路包括逻辑门，该逻辑门包括耦合到第一缓冲器的输出的输入，并且包括通过延迟电路耦合到第一缓冲器的输出的另一个输入，逻辑门在输出缓冲器在上升沿同步的情况下是与门，或者在输出缓冲器在下降沿同步的情况下是或非门。
附图说明
[0019]为了更完整地理解本公开及其优点，现在结合附图参考以下说明，其中：
[0020]图1示意性地示出了可以应用下文描述的实施例的设备的一个示例；
[0021]图2图示了图1的设备的操作；
[0022]图3示出了同步电子设备的一个实施例；
[0023]图4图示了图3的实施例的操作；
[0024]图5示出了图3的实施例的一部分；以及
[0025]图6图示了图5的电路的操作。
具体实施方式
[0026]在各个附图中，相同的特征已经由相同的附图标记标示。具体地，在各个实施例中间共有的结构和/或功能特征可以具有相同的附图标记，并且可以布置相同的结构、尺寸和材料性质。
[0027]为了清楚起见，仅图示和详细描述了对理解本文描述的实施例有用的步骤和元件。
[0028]除非另有指示，否则当提及连接在一起的两个元件时，这表示没有导体以外的任何中间元件的直接连接，并且当提及耦合在一起的两个元件时，这表示这两个元件可以连接或者它们可以经由一个或多个其他元件耦合。
[0029]在以下公开中，除非另有说明，否则当提及绝对位置修饰词(诸如术语“前”、“后”、“顶部”、“底部”、“左”、“右”等)或相对位置修饰词(诸如，术语“上方”、“下方”、“上部”、“下部”等)时，或者当提及取向的修饰词(诸如，“水平”、“垂直”等)时，指的是图中所示的取向。
[0030]除非另有说明，否则表述“约”、“近似”、“基本”和“大约”表示在10％以内，并且优选在5％以内。
[0031]图1示意性地示出了可以应用下文描述的实施例的设备10的一个示例。设备是具有同步输出的设备。在实施例中，设备10是存储器或包括存储器的设备。在实施例中，设备10是顺序存取存储器。在实施例中，设备10是同步存储器。在实施例中，设备10是集成电路。
[0032]设备10包括芯片12。设备10包括将芯片12耦合到芯片外部的电路或设备的引脚
14。在图1的示例中，设备10包括8个引脚14a、14b、14c、14d、14e、14f、14g和14h。每个引脚14由电感元件16、电阻器18和对应于引脚末端的块20表示。
[0033]每个引脚使得能够将芯片12的接触焊盘22电耦合到电压源(输入焊盘)或由芯片生成的电压的施加节点(输出焊盘)。换句话说，每个引脚使得能够为芯片12提供来自外部电路的电压，或使芯片能够向外部电路提供电压。
[0034]引脚的每个末端通过串联耦合的电阻器18和电感元件16耦合到焊盘22。电感元件16和电阻器18例如是理论元件，并且例如表示引脚的特性。在实践中，引脚例如由导电分支(例如金属分支)形成。
[0035]例如，设备10包括4个输入引脚14a、14b、14c和14d。例如，设备10包括4个输出引脚14e、14f、14g和14h。
[0036]输入引脚14a通过其末端20a耦合到施加电压SN的外部节点。末端20a通过该引脚的电阻器18a和电感元件16a(换句话说，通过金属分支)耦合到芯片12的接触焊盘22a。因此，电压SN
‑
P通过引脚14a被施加到焊盘22a。
[0037]信号SN例如是选择信号或授权信号，优选为二进制。换句话说，信号SN例如是二进制信号，该信号采用向设备发出操作指令的第一值和向设备发出停止操作指令的第二值。
[0038]输入引脚14b通过其末端20b耦合到施加基准电压GND(例如地)的外部节点。末端20b通过该引脚的电阻器18b和电感元件16b(换句话说，通过金属分支)耦合到芯片12的接触焊盘22b。因此，电压GND
‑
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【技术保护点】

【技术特征摘要】
1.一种电子设备，包括：第一输入，被配置成接收时钟信号，所述第一输入经由第一输入缓冲器被耦合到第一电路，所述第一输入缓冲器包括被耦合到所述第一输入的数据输入，所述数据输入被配置成在所述时钟信号的每个边沿之后的设定时段期间，不管所述数据输入处的值如何，维持恒定的输出电压；以及第一输出，被配置成在所述时钟信号的第一边沿上被同步，所述第一输出经由第一输出缓冲器被耦合到所述第一电路。2.根据权利要求1所述的电子设备，还包括：第二输入，被配置成接收电源电压，所述第二输入被耦合到所述第一电路；以及第三输入，被配置成接收基准电压，所述第三输入被耦合到所述第一电路。3.根据权利要求2所述的电子设备，还包括被配置成接收授权电压的第四输入，所述第四输入经由第二输入缓冲器被耦合到所述第一电路。4.根据权利要求3所述的电子设备，其中所述第一输入缓冲器和所述第二输入缓冲器中的每个输入缓冲器包括被配置成接收对应控制信号的控制输入，所述对应控制信号在所述设定时段期间具有第一值，并且在所述时钟信号的剩余时段期间具有第二值。5.根据权利要求4所述的电子设备，还包括第二电路，所述第二电路的输入被耦合到所述第一输入缓冲器的输出，所述第二电路被配置成生成所述对应控制信号。6.根据权利要求5所述的电子设备，其中所述第二电路包括被配置成生成等于所述设定时段的延迟的延迟电路。7.根据权利要求6所述的电子设备，其中所述第二电路包括具有第一输入和第二输入的逻辑门，所述第一输入被耦合到所述第一输入缓冲器的所述输出，所述第二输入经由所述延迟电路被耦合到所述第一输入缓冲器的所述输出，所述逻辑门响应于输出缓冲器在上升沿上被同步而为与门，或者响应于所述输出缓冲器在下降沿上被同步而为或非门。8.根据权利要求5所述的电子设备，还包括与逻辑门，所述与逻辑门的输出被耦合到所述第二输入缓冲器的控制输入，所述与逻辑门被配置成：在所述与逻辑门的第一输入处接收所述对应控制信号；以及在所述与逻辑门的第二输入处接收所述第二输入缓冲器的输出信号。9.根据权利要求1所述的电子设备，还包括被配置成具有二进制值输出的存储器存储装置。10.根据权利要求1所述的电子设备，还包括多个输出，每个输出在相同时钟信号上被同步，并且被配置成递送不同的二进制值。11.根据权利要求1所述的电子设备，其中所述设定时段的值小于所述时钟信号的周期的一半。12.一种用于控制电子设备的方法，所述方法包括：通过所述电子设备的第一输入接收时钟信号，所述第一输入经由第一输入缓冲器被耦合到第一电路；在所述时钟信号的每个边沿之后的设定时段期间，不管数据输入处的值如何，通过被耦合到所述第一输入的所述第一输入缓冲器的数据输入来维持恒定的输出电压；以及在所述时钟信号的第一边沿上同步所述电子设备的第一输出，所述第一输出经由第一
输出缓冲器被耦合到所述第一电路。13.根据权利要求12所述的方法，还包括：通过所述...

【专利技术属性】
技术研发人员：F，
申请(专利权)人：意法半导体鲁塞公司，
类型：发明
国别省市：