一种宽电压域SRAM读检错电路、方法及应用技术

本发明专利技术公开了一种宽电压域SRAM读检错电路、方法及应用，属于集成电路设计领域，包括与待检错SRAM阵列中的列电路相同的复制列电路，复制列内的SRAM单元存储固定值，对应读操作时其单元所在位线需要放电的情形，以反映最坏情况下需要的读时间。在SRAM进行读操作时，复制列内与读目标单元位于同一行的单元也进行一次读操作，通过在下一个系统时钟周期上升沿到来时对复制列的输出信号d进行采样，判断SRAM阵列读出正确性，并输出对应的错误标志信号。本发明专利技术结构简单，占用面积小，对不同结构的SRAM具有良好的兼容性，适用于采用DVFS技术的系统。系统。系统。

【技术实现步骤摘要】
一种宽电压域SRAM读检错电路、方法及应用


[0001]本专利技术属于集成电路设计领域，更具体地，涉及一种宽电压域SRAM读检错电路、方法及应用。

技术介绍

[0002]动态电压频率调整(Dynamic Voltage and Frequency Scaling，DVFS)技术可以根据系统负荷自动优化各个模块的电压和运行频率，常被用于低功耗SoC的设计。静态随机存取存储器(SRAM)是SoC的重要组成部分，在DVFS系统工作过程中，随着电压降低，SRAM的错误率随之上升。因此需要SRAM检错电路来检测SRAM的错误率，使系统工作电压在合适的范围内调节。
[0003]现有的一种SRAM检错方法是使用ECC纠错码，通过对写入SRAM的数据进行编码生成ECC签名，并在读取数据时对比ECC签名是否相同来判断是否发生了错误。ECC检错需要额外的奇偶校验位和复杂的编码机制，并且需要较大的面积，因此不适合用于面积较小的SoC中。

技术实现思路

[0004]针对现有技术的以上缺陷或改进需求，本专利技术提供了一种宽电压域SRAM读检错电路、方法及应用，用以解决现有技术由于检错机制复杂而导致的面积开销过大的问题。
[0005]为了实现上述目的，第一方面，本专利技术提供了一种宽电压域SRAM读检错电路，包括：串联的复制列电路、第一多路选择器、第一灵敏放大器以及检错模块；复制列电路与待检错SRAM阵列中的列电路相同；第一多路选择器和第一灵敏放大器均与待检错SRAM阵列中的第二多路选择器和第二灵敏放大器相同；在进行读检错时，复制列电路中的各行读字线与待检错SRAM阵列中的各行读字线一一对应相连；复制列电路中的各存储节点QB均恒存固定值“1”，以使得在待检错SRAM阵列进行读操作的过程中复制列电路中的位线放电；其中，存储节点QB为复制列电路的SRAM存储单元中与读取晶体管相连的存储节点；检错模块用于在待检错SRAM阵列进行读操作的过程中，在下一个系统时钟信号的上升沿到来时，读取第一灵敏放大器输出的电平信号d，并作为错误标志信号；其中，错误标志信号为低电平时表示SRAM阵列中的数据被正确读出；错误标志信号为高电平时表示SRAM阵列发生读错误。
[0006]进一步优选地，上述检错模块包括：时钟门控电路，其门控输入端输入待检错SRAM阵列的读写控制信号，时钟输入端输入待检错SRAM阵列的系统时钟信号；触发器，其时钟输入端与时钟门控电路的输出端相连，数据输入端与第一灵敏放大器的输出端相连；
当读写控制信号为高电平时，时钟门控电路将系统时钟信号输出至触发器中；在下一个系统时钟信号的上升沿到来时，触发器输出电平信号d，并作为错误标志信号。
[0007]进一步优选地，上述检错模块还包括：与触发器的复位端相连的复位模块；复位模块用于基于外部输入的复位信号和检错使能信号对检错模块进行控制；当复位信号为低电平时，对触发器进行复位操作，使检错模块输出低电平；当检错使能信号为高电平，读检错功能开启，此时检错模块正常读取电平信号d；当检错使能信号为低电平时，读检错功能关闭，此时检错模块仅输出低电平。
[0008]进一步优选地，上述复位模块包括串联的与非门电路和反向器；与非门电路的第一输入端作为复位信号的输入端，第二输入端作为检错使能信号的输入端；反向器的输出端与触发器的复位端相连。
[0009]进一步优选地，上述SRAM读检错电路应用于采用DVFS技术的SRAM存储系统。
[0010]第二方面，本专利技术提供了一种读检错方法，应用于本专利技术第一方面所提供的SRAM读检错电路中的检错模块，包括：对待检错SRAM阵列进行读操作，在下一个系统时钟信号的上升沿到来时，读取第一灵敏放大器输出的电平信号d，并作为错误标志信号；当错误标志信号为低电平时，判定SRAM阵列中的数据被正确读出；当错误标志信号为高电平时，判定SRAM阵列发生读错误。
[0011]第三方面，本专利技术提供了一种SRAM存储系统，包括：SRAM阵列、控制模块、以及本专利技术第一方面所提供的SRAM读检错电路；复制列电路中的各行读字线与SRAM阵列中的各行读字线一一对应相连；控制模块用于当发生读错误时，重复执行校准操作，直至数据被正确读出；其中，校准操作包括减小系统时钟信号的频率或者增大SRAM阵列的电源电压，并重新执行读操作。
[0012]总体而言，通过本专利技术所构思的以上技术方案，能够取得以下有益效果：1、本专利技术提供了一种宽电压域SRAM读检错电路，包括与待检错SRAM阵列中的列电路相同的复制列电路，复制列内的SRAM存储单元存储固定值，对应读操作时其单元所在位线需要放电的情形，以反映最坏情况下需要的读时间。在进行读检错时，复制列电路中各行SRAM存储单元的读字线与SRAM阵列中对应行的读字线相连。通过在下一个系统时钟周期上升沿到来时对复制列的输出信号d进行采样，输出错误标志信号，以判断SRAM阵列读出正确性，本专利技术结构简单，占用面积小。
[0013]2、本专利技术所提供的SRAM读检错电路，应用范围广，适用于各种不同结构的SRAM存储阵列，应用范围广，尤其适用于带检错功能的动态调频/调压系统。
附图说明
[0014]图1为本专利技术实施例1提供的在8管SRAM阵列中应用本专利技术所提供的SRAM读检错电路后的结构示意图。
[0015]图2为本专利技术实施例1提供的检错模块示意图。
[0016]图3为本专利技术实施例1中的一种可选实施方式所提供的检错模块示意图。
[0017]图4为本专利技术实施例1中的一种可选实施方式所提供的在8管SRAM阵列中应用本专利技术所提供的SRAM读检错电路后的结构示意图。
具体实施方式
[0018]为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。此外，下面所描述的本专利技术各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
[0019]实施例1、本专利技术提供了一种宽电压域SRAM读检错电路，包括：串联的复制列电路、第一多路选择器、第一灵敏放大器以及检错模块；其中，复制列电路与待检错SRAM阵列中的列电路相同；第一多路选择器和第一灵敏放大器均与待检错SRAM阵列中的第二多路选择器和第二灵敏放大器相同；在进行读检错时，复制列电路中的各行读字线与待检错SRAM阵列中的各行读字线一一对应相连；复制列电路中的各存储节点QB均恒存固定值“1”，以使得在待检错SRAM阵列进行读操作的过程中复制列电路中的位线放电；其中，存储节点QB为复制列电路的SRAM存储单元中与读取晶体管相连的存储节点；需要说明的是，上述SRAM存储单元为可以是已经提出的任何一种单根独位线作为输出的SRAM阵列，如8管SRAM阵列、支持位交叉结构的9管SRAM阵列、带读缓冲器的10管SRAM阵列等。
[0020]检错模块用于在待检错SRAM阵列进行读操作的过程中（此时复制列内与读目标单元位于同一行的单元也本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种宽电压域SRAM读检错电路，其特征在于，包括：串联的复制列电路、第一多路选择器、第一灵敏放大器以及检错模块；所述复制列电路与待检错SRAM阵列中的列电路相同；所述第一多路选择器和所述第一灵敏放大器均与所述待检错SRAM阵列中的第二多路选择器和第二灵敏放大器相同；在进行读检错时，所述复制列电路中的各行读字线与所述待检错SRAM阵列中的各行读字线一一对应相连；所述复制列电路中的各存储节点QB均恒存固定值“1”；所述存储节点QB为所述复制列电路的SRAM存储单元中与读取晶体管相连的存储节点；所述检错模块用于在所述待检错SRAM阵列进行读操作的过程中，在下一个系统时钟信号的上升沿到来时，读取所述第一灵敏放大器输出的电平信号d，并作为错误标志信号；其中，所述错误标志信号为低电平时表示SRAM阵列中的数据被正确读出；所述错误标志信号为高电平时表示SRAM阵列发生读错误。2.根据权利要求1所述的SRAM读检错电路，其特征在于，所述检错模块包括：时钟门控电路，其门控输入端输入所述待检错SRAM阵列的读写控制信号，时钟输入端输入所述待检错SRAM阵列的系统时钟信号；触发器，其时钟输入端与所述时钟门控电路的输出端相连，数据输入端与所述第一灵敏放大器的输出端相连；当读写控制信号为高电平时，所述时钟门控电路将所述系统时钟信号输出至所述触发器中；在下一个系统时钟信号的上升沿到来时，所述触发器输出电平信号d，并作为错误标志信号。3.根据权利要求2所述的SRAM读检错电路，其特征在于，所述检错模块还包括：与所述触发器的复位端相连的复位模块；所述复位模块用于基于外部输入的复位信号和检错使能信号对所...

【专利技术属性】
技术研发人员：刘政林，邓茜，于润泽，黎振豪，汪钊旭，
申请(专利权)人：华中科技大学，
类型：发明
国别省市：