具有能图案化低K材料的含空气隙的互连结构体及其制法制造技术

本发明专利技术提供一种制造含有空气隙的互连结构体的方法，在所述互连结构体中能图案化的低ｋ材料替代使用单独的光刻胶和电介质材料的需求。具体而言，本发明专利技术涉及一种制造单镶嵌和双镶嵌的含有空气隙的低ｋ互连结构体的简化方法，其中所述互连结构体具有至少一种能图案化的低ｋ电介质和至少一种无机抗反射涂层。

【技术实现步骤摘要】

本专利技术涉及互连结构体及其制造方法。更具体而言，本专利技术涉及包括 作为互连电介质的能图案化的电介质材料以及在所述能图案化的电介质材 料中的至少一个空气隙的互连结构体。本专利技术还提供制造这种能图案化的 电介质互连结构体的方法。
技术介绍
众所周知，随着特征尺寸(feature size)减小和每单位面积的器件数目以 及互连级(level)的数目增加，互连信号的传播速度是控制总线路速度的最重 要因素之一。在整个半导体行业中，存在强大的动力以增加高宽比(即，高 度与宽度的比)和降低用于使导电金属线电绝缘的中间层电介质(ILD)材料 的介电常数k。结果，由于电阻-电容(RC)延迟的减小，互连信号更快地穿 过导体。现有技术的半导体芯片使用铜(Cu)作为电导体并且使用无机的有机硅 酸酯作为低介电常数(低k)电介质，并且具有最高达12级的Cu/低k互连层。 这些Cu/低k互连层用包括几个加工步骤的反复添加法(称为双镶嵌 (dual-damascene))制造。例如，典型的双镶嵌方法包括膜沉积，通过光刻和 反应性离子蚀刻而图案化，衬里(liner)沉积，通过电化学镀的Cu金属填充， 以及过量Cu金属的电化学抛光；在以下段落中更详细地描述这些步骤。当以多层方案(scheme)制造集成电路配线时，绝缘材料或者电介质材料 (例如氧化硅或者低k绝缘体)通常使用光图案化和等离子蚀刻技术(例如光 刻以及随后通过等离子体方法蚀刻)而图案化有几千个孔以产生导电线孔 (lineopening)和/或通孔。所述通孔通常用导电金属材料(例如铝、铜等)填充 以使集成电路的有源元件和/或无源元件互连。然后对半导体器件进行抛光 以整平其表面。然后通常在以电介质材料和导电金属材料为主(featuring)的平面化表面 上沉积连续的帽层(caplayer)。接下来，在该连续的帽层上沉积电介质材料，如前所述在电介质层中产生通孔和线孔，在所述孔内沉积另一种导电金属 材料并且在该金属材料上沉积另一连续的帽层。重复该过程以制造多层互 连配线系统。在本领域中，如此构成的多层互连系统称为双镶嵌集成方案。 不幸地，将低k材料(通常为介电常数低于氧化硅介电常数的电介质) 1入到高级互连(advanced interconnect)中的策略由于该引入的低k材料的新 的材料化学而难以实现。而且，与氧化硅相比，低k电介质呈现出根本上 更弱的电性质和机械性质。而且，低k电介质替代物通常对在各种互连加 工步骤期间的损伤敏感。在低k电介质材料中观察到的损伤为介电常数的 增加以及增加的湿气吸收所证实，其可导致降低的性能和器件可靠性。一种克服低k材料的集成难题的方法是通过在所述低k电介质材料的 表面上添加至少一个牺牲硬掩模层而保护这些低k电介质材料。虽然硬掩 模层起到保护低k材料的作用，但是牺牲硬掩模层的存在增加了巨大的工 艺复杂性，因为需要更多的膜沉积、图案转移蚀刻和硬掩模层的除去。现有技术的被称为低温氧化物(LTO)工艺的后道(back-end-of-the-line (BEOL))集成工艺使用最高达8层牺牲硬掩模材料以制造两层的双镶嵌互连 结构体。例如，用于形成双镶嵌互连的先通孔(via-first) LTO集成包括如下步骤 在包含经图案化的导体的基底上沉积电介质材料；在所述电介质材料中形 成至少一个通孔，使得所述通孔的至少一个位于所述经图案化的导体上方； 在所述电介质材料上和在所述通孔中沉积平面化材料的层；在所述平面化 材料的层上沉积阻挡材料(barriermaterial)的层；在所述阻挡材料的层上沉积 至少一个成像材料的层；在所述成像材料、阻挡材料和平面化材料中形成 至少一个沟槽(trench),使得所述至少一个沟槽位于所述通孔上方；在所述 平面化材料中形成沟槽后或者与之同时除去所述成像材料；将所述至少一 个沟槽转移到所述电介质材料，使得所述沟槽的至少一个位于所述通孔的上方；在将所述至少一个沟槽转移到所述电介质材料之后或者与之同时除 去所述阻挡材料；和除去所述平面化材料。用于形成双镶嵌互连结构体的先线孔(Line-fisrt)LTO集成包括如下步 骤在包含经图案化的导体的基底上沉积电介质材料；在所述电介质材料 中形成至少一个沟槽，使得所述至少一个沟槽位于所述经图案化的导体上 方；在所述电介质材料上和在所述沟槽中沉积平面化材料的层；在所述平面化材料的层上沉积阻挡材料的层；在所述阻挡材料的层上沉积至少一个成像材料的层；在所述成像材料、阻挡材料和平面化材料中形成至少一个 通孔，使得所述通孔的至少一个位于所述沟槽和所述经图案化的导体上方； 在所述平面化材料中形成通孔后或者与之同时除去所述成像材料；将所述 至少一个通孔转移到所述电介质材料，使得所示通孔的至少一个位于所述 沟槽和所述经图案化的导体的上方；在将所述至少一个通孔转移到所述电 介质材料之后或者与之同时除去所述阻挡材料；和除去所述平面化材料。集成方案(例如上面提及的LTO方案)是非常复杂、效率低且昂贵的。例 如，先通孔LTO集成方案需要10层膜和21个工艺步骤以形成双层的双镶 嵌电介质结构。换句话说，80%的膜是在最终的互连结构体中不需要的。虽然上述的现有技术双镶嵌集成方案在半导体制造中非常流行，但是 其遭受若干缺点，包括(I) 第一，其构成高级半导体芯片制造成本的重要部分，因为对于现有 技术芯片，需要许多层(最高达12层)以将极小的晶体管在芯片内连接和将 其连接到印刷的电路板。(II) 第二，由于形成互连所需的许多层膜产生了缺陷引入的机会且因此 降低制造收益，因而其为主要的产率降低原因(yield detractor)。(III) 第三，其为非常效率低的并且体现巨大的复杂性。当前的双镶嵌集 成方案需要许多牺牲膜(膜堆的80 %)以在加工期间图案化脆的中间层电介 质膜并且保护其免受损伤。这些牺牲的图案化和保护膜必须在图案化和镀 铜以后除去。(IV) 第四，通过引入新的低k材料获得的性能经常被较高k的非牺牲材 料如帽层、硬掩模层、或者较厚的铜阻挡层的需要所抵消。(V) 第五，现有技术复杂的双镶嵌工艺延长了制造周转时间和R&D研 发周期。(VI) 第六，等离子体蚀刻工艺是昂贵且经常不可靠的工艺并且需要相当 数量的预先投资。考虑到以上，为了成本节约和制造效率，需要简化包含低k电介质的 互连(单镶嵌和双镶嵌)的形成。这在其中存在至少一个空气隙的互连结构体 中也是正确的。在现有技术中，空气隙通常用作使互连结构体的有效介电常数降低的手段。在半导体工业中，降低互连结构体的有效介电常数是重要的，因为 这种结构具有与该结构有关的较低电阻。在现有技术互连结构体中，使用 许多额外的加工步骤将空气隙引入到结构中，这增加了所制造的结构体的 生产成本。因此，还需要提供含有空气隙的互连结构体的新方法，该方法 避免在现有技术中为制造这种互连结构体使用的许多步骤。
技术实现思路
在制造含有空气隙的互连结构体的现有技术工艺中的上述问题通过使 用本专利技术的显著简化的集成方法而解决。因此，本专利技术涉及一种用与特定 的抗反射涂层组合的能图案化的电介质形成含有空气隙的互连结构体的方 法，该互连结构体为集成电路和微电子器件的一部分。本专利技术通过将光刻胶和电本文档来自技高网...

【技术保护点】
互连结构体，包括：　位于经图案化的无机抗反射涂层的表面上的至少一种经图案化且固化的低ｋ电介质材料，所述无机抗反射涂层位于基底的顶上，其中，所述无机抗反射涂层包含Ｍ、Ｃ和Ｈ原子，其中Ｍ为Ｓｉ、Ｇｅ、Ｂ、Ｓｎ、Ｆｅ、Ｔａ、Ｔｉ、Ｎｉ、Ｈｆ 和Ｌａ的至少一种，所述至少一种经固化且图案化的低ｋ电介质材料和所述经图案化的无机抗反射涂层具有嵌入其中的导电性填充的区域，并且所述至少一种经固化且图案化的低ｋ电介质材料具有至少一个与所述导电性填充的区域邻近但是不直接邻接的空气隙。

【技术特征摘要】
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【专利技术属性】
技术研发人员：林庆煌，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]