低延迟超高速射频直发系统技术方案

本发明专利技术提供一种低延迟超高速射频直发系统，所述系统包括上位机、FPGA控制板卡、数模转换器板卡及信号分析仪，在数模转换器板卡中的数模转换器为低延迟架构的基础上，FPGA控制板卡与数模转换器板卡之间的数据传输通过并行LVDS接口实现，能进一步降低数据传输的延迟；FPGA控制板卡存储上位机发出的测试指令和波形数据，并发送波形数据到数模转换器板卡，波形数据在FPGA控制板卡内并串转换，波形数据在数模转换器板卡内多路复用合成，采用FPGA+MUX的数据流处理方式，能有效提升数据速度，再加上数模转换器的模拟带宽很高，直接射频产生的范围很大，已经能够满足目前大多数要求小型化并快速响应的无线电发射应用需求。并快速响应的无线电发射应用需求。并快速响应的无线电发射应用需求。

【技术实现步骤摘要】
低延迟超高速射频直发系统


[0001]本专利技术涉及射频发射机领域，也涉及超高速数据转换器领域，具体涉及一种低延迟超高速射频直发系统。

技术介绍

[0002]通信、雷达、情报和电子对抗领域都会用到无线电收发机技术，目前的收发机技术大多会用到上/下变频方案，特别是经典的超外差架构由于能实现很高的性能而成为大多数无线电技术应用的首选架构，而这种变频结构通常包括一个或两个混频级，该类架构在重量、体积和功耗上已经不能满足现代化武器小型化的要求。射频直发/采技术已被业界追求许久，其障碍在于很难让数据转换器工作于射频直发/采所需的速率并且实现大输入/出带宽，而随着芯片技术的发展，数据转换器的采样速率也来越高，信号带宽也越来越大，该类数据转换器为射频直发/采系统小型化提供了新途径。
[0003]另外，针对一些需要快速响应的收发系统，对系统响应时间非常苛刻，例如电子对抗(ECM
‑
Electroniccountermeasure)，该技术的目的是为削弱、破坏对方电子设备的使用效能，保障己方电子设备发挥性能，使用中就要求尽可能降低系统响应的延迟，而目前的一般无线电收发机的延迟都在1ms以上，在这些应用场景难以做到迅速响应，限制了该类电子设备的使用性能。
[0004]因此，在要求小型化并快速响应的无线电收发
，亟需一种基于高速数据转换器的低延迟射频收发技术。

技术实现思路

[0005]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种射频直发技术方案，基于“上位机+FPGA控制板卡+数模转换器测试板卡”的主体架构，采用FPGA+MUX的数据流处理方式，以提升数据速度，数据采用低延迟的并行LVDS接口传输，以降低整个射频直发系统的延迟。
[0006]为实现上述目的及其他相关目的，本专利技术提供的技术方案如下。
[0007]一种低延迟超高速射频直发系统，包括：
[0008]上位机；
[0009]FPGA控制板卡，与所述上位机连接；
[0010]数模转换器板卡，通过并行LVDS接口与所述FPGA控制板卡连接；
[0011]信号分析仪，与所述数模转换器板卡连接；
[0012]其中，所述上位机向所述FPGA控制板卡下发测试指令和波形数据；所述FPGA控制板卡存储所述测试指令和所述波形数据，并发送所述波形数据到所述数模转换器板卡，所述波形数据在所述FPGA控制板卡内并串转换，所述波形数据在所述数模转换器板卡内多路复用合成，以提升数据速度；所述数模转换器板卡对所述波形数据进行数模转换，得到并向所述信号分析仪输出射频信号；所述信号分析仪对所述射频信号进行分析。
[0013]可选地，所述FPGA控制板卡包括第一电路板、FPGA芯片、DDR芯片、USB接口及第一并行LVDS接口，所述FPGA芯片、所述DDR芯片、所述USB接口及所述第一并行LVDS接口分别设置在所述第一电路板上，所述FPGA芯片通过所述USB接口及USB连接线连接到所述上位机，所述测试指令和所述波形数据通过所述USB接口进行传递。
[0014]可选地，所述FPGA芯片接收所述波形数据并将所述波形数据拆分为4
×
N组第一并行数据后保存在所述FPGA芯片的内部存储器中，或者所述FPGA芯片接收所述波形数据后将所述波形数据存入所述DDR芯片中，所述FPGA芯片选择性地读取所述DDR芯片中的部分所述波形数据并将部分所述波形数据拆分为4
×
N组第一并行数据后保存在所述FPGA芯片的内部存储器中；所述FPGA芯片包括并串转换模块，所述并串转换模块对多组所述第一并行数据进行4:1并串转换，得到N组第二并行数据，其中，N为大于等于2的偶数。
[0015]可选地，所述FPGA芯片还包括延迟模块，所述延迟模块的输入端接所述并串转换模块的输出端，所述延迟模块用于调节所述第二并行数据的延迟时间。
[0016]可选地，所述数模转换器板卡包括第二电路板、超高速数模转换器芯片、时钟芯片、高速DDR输出锁存器芯片及第二并行LVDS接口，所述超高速数模转换器芯片、所述时钟芯片、多个所述高速DDR输出锁存器芯片及所述第二并行LVDS接口分别设置在所述第二电路板上，N/2+1个所述高速DDR输出锁存器芯片的数据输入端通过所述第二并行LVDS接口、FMC连接器及所述第一并行LVDS接口后与所述FPGA芯片连接，N/2个所述高速DDR输出锁存器芯片的N个数据输入端与N组所述第二并行数据一一对应连接，1个所述高速DDR输出锁存器芯片的2个数据输入端接所述FPGA芯片输出的两组时钟信号，各个所述高速DDR输出锁存器芯片的时钟输入端分别与所述时钟芯片连接，各个所述高速DDR输出锁存器芯片的数据输出端分别接所述超高速数模转换器芯片的数字输入端，所述高速DDR输出锁存器芯片对两组所述第二并行数据进行2:1复用，得到一组第三并行数据，所述时钟芯片还与所述超高速数模转换器芯片连接。
[0017]可选地，所述超高速数模转换器芯片包括N/2路复用器及数模转换器，通过所述N/2路复用器将N/2组所述第三并行数据进行N/2:1复用，得到一组串行数据，所述数模转换器接收所述串行数据并对所述串行数据进行数模转换，得到所述射频信号。
[0018]可选地，所述时钟芯片输出N/2+2个时钟信号，N/2+1个所述时钟信号与N/2+1个高速DDR输出锁存器芯片的时钟输入端一一对应连接，1个所述时钟信号送给所述FPGA芯片；所述时钟芯片由所述FPGA芯片进行控制，控制指令通过所述上位机下发。
[0019]可选地，所述低延迟超高速射频直发系统还包括：
[0020]信号发生器，为所述超高速数模转换器芯片或者所述时钟芯片提供时钟信号。
[0021]可选地，所述射频信号通过第一SMA连接器从所述超高速数模转换器芯片传输到所述信号分析仪。
[0022]可选地，所述超高速数模转换器芯片的时钟信号通过第二SMA连接器从所述信号发生器传输到所述超高速数模转换器芯片，所述时钟芯片的时钟信号通过第三SMA连接器从所述信号发生器传输到所述时钟芯片，或者，所述时钟芯片的时钟信号通过第四SMA连接器从所述超高速数模转换器芯片传输到所述时钟芯片。
[0023]如上所述，本专利技术提供的低延迟超高速射频直发系统，至少具有以下有益效果：
[0024]基于“上位机+FPGA控制板卡+数模转换器板卡”的主体架构设计低延迟超高速射
频直发系统，FPGA控制板卡存储上位机发出的测试指令和波形数据，并发送波形数据到数模转换器板卡，波形数据在FPGA控制板卡内并串转换，波形数据在数模转换器板卡内多路复用合成，采用FPGA+MUX的数据流处理方式，能有效提升数据速度；FPGA控制板卡与数模转换器板卡之间的数据传输通过并行LVDS接口实现，能有效降低数据传输的延迟。
附图说明
[0025]图1显示为本专利技术中低延迟超高速射频直发系统的原理框图。
[0026]图2显示为本专利技术一可选实施例中本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种低延迟超高速射频直发系统，其特征在于，包括：上位机；FPGA控制板卡，与所述上位机连接；数模转换器板卡，通过并行LVDS接口与所述FPGA控制板卡连接；信号分析仪，与所述数模转换器板卡连接；其中，所述上位机向所述FPGA控制板卡下发测试指令和波形数据；所述FPGA控制板卡存储所述测试指令和所述波形数据，并发送所述波形数据到所述数模转换器板卡，所述波形数据在所述FPGA控制板卡内并串转换，所述波形数据在所述数模转换器板卡内多路复用合成，以提升数据速度；所述数模转换器板卡对所述波形数据进行数模转换，得到并向所述信号分析仪输出射频信号；所述信号分析仪对所述射频信号进行分析。2.根据权利要求1所述的低延迟超高速射频直发系统，其特征在于，所述FPGA控制板卡包括第一电路板、FPGA芯片、DDR芯片、USB接口及第一并行LVDS接口，所述FPGA芯片、所述DDR芯片、所述USB接口及所述第一并行LVDS接口分别设置在所述第一电路板上，所述FPGA芯片通过所述USB接口及USB连接线连接到所述上位机，所述测试指令和所述波形数据通过所述USB接口进行传递。3.根据权利要求2所述的低延迟超高速射频直发系统，其特征在于，所述FPGA芯片接收所述波形数据并将所述波形数据拆分为4
×
N组第一并行数据后保存在所述FPGA芯片的内部存储器中，或者所述FPGA芯片接收所述波形数据后将所述波形数据存入所述DDR芯片中，所述FPGA芯片选择性地读取所述DDR芯片中的部分所述波形数据并将部分所述波形数据拆分为4
×
N组第一并行数据后保存在所述FPGA芯片的内部存储器中；所述FPGA芯片包括并串转换模块，所述并串转换模块对多组所述第一并行数据进行4:1并串转换，得到N组第二并行数据，其中，N为大于等于2的偶数。4.根据权利要求2所述的低延迟超高速射频直发系统，其特征在于，所述FPGA芯片还包括延迟模块，所述延迟模块的输入端接所述并串转换模块的输出端，所述延迟模块用于调节所述第二并行数据的延迟时间。5.根据权利要求3所述的低延迟超高速射频直发系统，其特征在于，所述数模转换器板卡包括第二电路板、超高速数模转换器芯片、时钟芯片、高速DDR输出锁存器芯片及第二并行LVDS接口，所述超高速数模转换器芯片、所述...

【专利技术属性】
技术研发人员：蒋飞宇，李静，臧剑栋，陈超，魏亚峰，俞宙，王健安，陈光炳，
申请(专利权)人：重庆吉芯科技有限公司，
类型：发明
国别省市：